JPH01260850A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01260850A JPH01260850A JP8932988A JP8932988A JPH01260850A JP H01260850 A JPH01260850 A JP H01260850A JP 8932988 A JP8932988 A JP 8932988A JP 8932988 A JP8932988 A JP 8932988A JP H01260850 A JPH01260850 A JP H01260850A
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- JP
- Japan
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- film
- wiring
- high resistance
- polycide
- silicide
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置に使用されている多結晶シリコ
ン膜の抵抗の製造方法に関する。
ン膜の抵抗の製造方法に関する。
この発明は、１つの配線の中にポリサイド膜とＰｏ１ｙ
Ｓｉ膜を形成するに関するもので、１層目（下層の）
Ｐｏ１ｙＳｉ膜を形成後、高抵抗部を形成する領域に絶
縁膜を形成し、次にシリサイド膜を積層する。次に高抵
抗部の領域に積層しているシリサイド膜を除去する。そ
の後配線形成のフォトリソを行い配線を形成する。
Ｓｉ膜を形成するに関するもので、１層目（下層の）
Ｐｏ１ｙＳｉ膜を形成後、高抵抗部を形成する領域に絶
縁膜を形成し、次にシリサイド膜を積層する。次に高抵
抗部の領域に積層しているシリサイド膜を除去する。そ
の後配線形成のフォトリソを行い配線を形成する。
（従来の技術〕
半導体装置の抵抗体として多結晶シリコン膜（Ｐｏｌｙ
Ｓｉ膜）を使用する事が一般に行われている。
Ｓｉ膜）を使用する事が一般に行われている。
一方、近年半導体装置の高速化、高集積化に従いＰｏ１
ｙＳｉ膜にかわり、Ｐｏ１ｙＳｉｌｌとシリサイド膜と
の二層構造を持つポリサイド（Ｐｏｌｙｃｉｄｅ） １
ｇが使用されるようになってきた。配線として使用され
るＰｏｌｙＳｉｌｌ％の抵抗は最低でもｌＸｌ０−３Ω
ｃ１１であり、一方ポリサイド膜はそれよりも低くなり
、ｌＸｌ０−’Ω備の抵抗を有する。しかし、抵抗体と
して用いるには上記の抵抗よりも高い値が必要である。
ｙＳｉ膜にかわり、Ｐｏ１ｙＳｉｌｌとシリサイド膜と
の二層構造を持つポリサイド（Ｐｏｌｙｃｉｄｅ） １
ｇが使用されるようになってきた。配線として使用され
るＰｏｌｙＳｉｌｌ％の抵抗は最低でもｌＸｌ０−３Ω
ｃ１１であり、一方ポリサイド膜はそれよりも低くなり
、ｌＸｌ０−’Ω備の抵抗を有する。しかし、抵抗体と
して用いるには上記の抵抗よりも高い値が必要である。
例えばＳＲＡＭに用いられる抵抗は１メガ（財）Ω〜１
ギガ０Ωの抵抗が必要である。他のデバイスでもｌＸＸ
ｌ０−’Ω１以上の抵抗が必要な場合が多い。
ギガ０Ωの抵抗が必要である。他のデバイスでもｌＸＸ
ｌ０−’Ω１以上の抵抗が必要な場合が多い。
特に高い抵抗が必要になる時、ポリサイド膜をその抵抗
体として用いる時には幅■が小さく長さＤが長い抵抗と
なる。たとえば１０にΩの抵抗を１×１０−４Ω１のポ
リサイド膜で作るとすれば、Ｗ＝４μ、厚みｔ＝０．１
ｎとしてＬ ＝４０００ｕ （４ｆｌ）となり非常に長
い配線となり、抵抗体のしめる面積が大きくなりチップ
面積の増大となる＊ Ｐｏ１ｙＳ＋膜の場合はそのドー
ピング量により抵抗率が変化するので、１つの配線の中
に高抵抗部と低抵抗部を形成できる。従ってＰｏ１ｙＳ
ｉの抵抗体を用いる時１つのＰｏ１ｙＳｉ膜ですむ事が
多く抵抗体以外の所も配線やゲート電極に使用できた０
以上の様子を第３図に示す、第３図に示す様に高抵抗部
と低抵抗部が同一のＰｏ１ｙＳｉ膜で形成されており、
高抵抗部と低抵抗部の接続も全く問題がない、しかし、
ポリサイド膜を使用する時、ポリサイド膜の抵抗率を任
意に制御する事はできず、１つの配線の中に低抵抗部と
高抵抗部を一緒に作ることができない。
体として用いる時には幅■が小さく長さＤが長い抵抗と
なる。たとえば１０にΩの抵抗を１×１０−４Ω１のポ
リサイド膜で作るとすれば、Ｗ＝４μ、厚みｔ＝０．１
ｎとしてＬ ＝４０００ｕ （４ｆｌ）となり非常に長
い配線となり、抵抗体のしめる面積が大きくなりチップ
面積の増大となる＊ Ｐｏ１ｙＳ＋膜の場合はそのドー
ピング量により抵抗率が変化するので、１つの配線の中
に高抵抗部と低抵抗部を形成できる。従ってＰｏ１ｙＳ
ｉの抵抗体を用いる時１つのＰｏ１ｙＳｉ膜ですむ事が
多く抵抗体以外の所も配線やゲート電極に使用できた０
以上の様子を第３図に示す、第３図に示す様に高抵抗部
と低抵抗部が同一のＰｏ１ｙＳｉ膜で形成されており、
高抵抗部と低抵抗部の接続も全く問題がない、しかし、
ポリサイド膜を使用する時、ポリサイド膜の抵抗率を任
意に制御する事はできず、１つの配線の中に低抵抗部と
高抵抗部を一緒に作ることができない。
そこで例えば、第４図に示す様に配線を２層にして行う
方法が取られている。すなわち低い抵抗が必要な配線を
ポリサイド配線３４として、高い抵抗が必要な配線を多
結晶シリコン膜３６としている。
方法が取られている。すなわち低い抵抗が必要な配線を
ポリサイド配線３４として、高い抵抗が必要な配線を多
結晶シリコン膜３６としている。
抵抗体を有する半導体装置では、ポリサイド配線と多結
晶シリコン膜抵抗体との二層配線となるので、工程数が
多くフォトリングラフィの数が多くなりコストアップと
なる。Ｐｏ１ｙＳｉだけだったら１層ですむ所をポリサ
イド膜を使用する時は、わざわざ２層にせざるを得ない
場合もあり、工程数がかなり増えると同時にマスク合わ
せも必要になり微細なパターンを形成しにくくなる。又
Ｐｏ１ｙＳｉ膜とポリサイド膜のコンタクトをしっかり
取る必要があり、コンタクト形成に配慮が必要となる。
晶シリコン膜抵抗体との二層配線となるので、工程数が
多くフォトリングラフィの数が多くなりコストアップと
なる。Ｐｏ１ｙＳｉだけだったら１層ですむ所をポリサ
イド膜を使用する時は、わざわざ２層にせざるを得ない
場合もあり、工程数がかなり増えると同時にマスク合わ
せも必要になり微細なパターンを形成しにくくなる。又
Ｐｏ１ｙＳｉ膜とポリサイド膜のコンタクトをしっかり
取る必要があり、コンタクト形成に配慮が必要となる。
さらに二層配線となるために、半導体装置の凹凸度が増
加し、その後の配線の断線や短絡を防止する方法として
特別な平坦化方法が必要となる。
加し、その後の配線の断線や短絡を防止する方法として
特別な平坦化方法が必要となる。
（ｉｌｉｌｌを解決するための手段〕
上記課題を解決するためにこの発明は、ポリサイド形成
時に、１層目のｐｏｌｙｓ＋を形成後、高抵抗部を形成
する領域にシリコン酸化膜やシリコン窒化膜などの絶縁
膜を形成し、その後シリサイド膜を積層する。次に高抵
抗部の領域に積層しているシリサイド膜を除去する。次
に配線形成のフォトリソを行い配線を形成する。
時に、１層目のｐｏｌｙｓ＋を形成後、高抵抗部を形成
する領域にシリコン酸化膜やシリコン窒化膜などの絶縁
膜を形成し、その後シリサイド膜を積層する。次に高抵
抗部の領域に積層しているシリサイド膜を除去する。次
に配線形成のフォトリソを行い配線を形成する。
配線層であるポリサイド膜で高い抵抗体であるＰｏ１ｙ
Ｓｉ膜が１つの層で形成されるので工程増も少なく、か
つ連続した１つの配線として使えるのでコンタクトに関
する問題がなくなり、良好な特性をもつ抵抗体を有する
半導体装置が形成できる。
Ｓｉ膜が１つの層で形成されるので工程増も少なく、か
つ連続した１つの配線として使えるのでコンタクトに関
する問題がなくなり、良好な特性をもつ抵抗体を有する
半導体装置が形成できる。
本発明の実施例を第１図（ａｌ〜（１）に基づいて説明
する。第１図［ａ）に示す様に半導体基板ｌの上に絶縁
膜２を形成し、その上に多結晶シリコン膜３を積層する
０本発明の構成要素は多結晶シリコン膜３からであり、
それまでの構造は種々のものが考えられる。例えば、ト
ランジスタを形成した後に本発明を行っても良い。第１
図ｆａ＋に示す多結晶シリコン膜（Ｐｏ１ｙＳｉ膜）３
は一般には不純物をドーピングしないノンドープのＰｏ
１ｙＳｉ膜であるが、高抵抗体を作成できる程度の不純
物を含むＰｏ１ｙＳｉｌ１９であっても良い。
する。第１図［ａ）に示す様に半導体基板ｌの上に絶縁
膜２を形成し、その上に多結晶シリコン膜３を積層する
０本発明の構成要素は多結晶シリコン膜３からであり、
それまでの構造は種々のものが考えられる。例えば、ト
ランジスタを形成した後に本発明を行っても良い。第１
図ｆａ＋に示す多結晶シリコン膜（Ｐｏ１ｙＳｉ膜）３
は一般には不純物をドーピングしないノンドープのＰｏ
１ｙＳｉ膜であるが、高抵抗体を作成できる程度の不純
物を含むＰｏ１ｙＳｉｌ１９であっても良い。
次に第１図（ｂｌに示す様に、高抵抗部のＰｏ１ｙＳｉ
を形成するための不純物のドーピングを行う。この不純
物として、リン（Ｐ）、あるいはヒ素（Ａｓ）、ボロン
（Ｂ）などが一般に用いられているが、他の元素または
不純物であっても良い。また不純物をドーピングしなく
ても高抵抗部が作成できるのであればこの不純物のドー
ピングは不要である。
を形成するための不純物のドーピングを行う。この不純
物として、リン（Ｐ）、あるいはヒ素（Ａｓ）、ボロン
（Ｂ）などが一般に用いられているが、他の元素または
不純物であっても良い。また不純物をドーピングしなく
ても高抵抗部が作成できるのであればこの不純物のドー
ピングは不要である。
さらに、この不純物のドーピングはウェハ全面に打ち込
んで問題ないが、高抵抗部の領域のみにドーピングして
も良い、このドーピングの方法として、イオン注入法と
拡散法がある。
んで問題ないが、高抵抗部の領域のみにドーピングして
も良い、このドーピングの方法として、イオン注入法と
拡散法がある。
次に、第１図（Ｃ１に示す様に絶縁膜４を形成する。
この絶縁Ｐａ４はシリコン酸化膜（ＳｉＯ□膜）やシリ
コン窒化膜（Ｓｉｎ膜）やシリコン酸窒化膜（ＳｉＯＮ
膜）等が上げられる。この絶縁膜４は後の不純物ドーピ
ングのストッパーの役目とＰｏ１ｙＳｉ膜とシリサイド
膜とを分離する役目がある。
コン窒化膜（Ｓｉｎ膜）やシリコン酸窒化膜（ＳｉＯＮ
膜）等が上げられる。この絶縁膜４は後の不純物ドーピ
ングのストッパーの役目とＰｏ１ｙＳｉ膜とシリサイド
膜とを分離する役目がある。
次に第１図＋ｄ＋に示す様に高抵抗部となる領域のみ絶
縁膜４を残し、他の領域の絶縁膜４を除去しＰｏ１ｙＳ
ｉ膜３を露出させる。
縁膜４を残し、他の領域の絶縁膜４を除去しＰｏ１ｙＳ
ｉ膜３を露出させる。
次に第１図ｔｅｌに示す様に低抵抗部のＰｏ１ｙＳｉを
形成する為に高濃度の不純物のドーピングを行う。
形成する為に高濃度の不純物のドーピングを行う。
この不純物のドーピングの方法としてイオン注入法と拡
散法がある。不純物元素としてリン（Ｐ）、ヒ素（Ａｓ
）、アンチモン（Ｓｂ）、ボロン（Ｂ）などが上げられ
る。ポリサイド膜の場合電流を流すのに寄与しているの
は大部分がシリサイド膜であるので、この高濃度の不純
物のドーピングの工程の不純物の量はＰｏ１ｙＳ’＋１
９単独で配線を形成する時よりも少なくても良い、この
ポリサイド膜をゲート電極としても使用する場合、この
第１図ｔｅ＋の工程における不純物の量の最小限界はト
ランジスタの特性が安定して形成される所で決定される
。又、このポリサイド膜を配線層として用いる場合は、
Ｐｏ１ｙＳｉ膜の不純物の濃度を特に上げる必要はなく
第１図（ｂｌの工程で行った高抵抗用の不純物のドーピ
ングのレヘルでも問題ないため、高′ａ度の不純物のド
ーピングの工程をなくす事も可能である。いずれにして
も不純物のドーピングは用いるデバイスによって決めら
れる。ポリサイド膜をゲート電極として使用する場合も
、トランジスタの特性が安定して形成される最小限のド
ーピング量で高抵抗部のＰｏ１ｙＳｉ１９を形成できる
ならば、この第１図（８）の工程を省く事ができる。
散法がある。不純物元素としてリン（Ｐ）、ヒ素（Ａｓ
）、アンチモン（Ｓｂ）、ボロン（Ｂ）などが上げられ
る。ポリサイド膜の場合電流を流すのに寄与しているの
は大部分がシリサイド膜であるので、この高濃度の不純
物のドーピングの工程の不純物の量はＰｏ１ｙＳ’＋１
９単独で配線を形成する時よりも少なくても良い、この
ポリサイド膜をゲート電極としても使用する場合、この
第１図ｔｅ＋の工程における不純物の量の最小限界はト
ランジスタの特性が安定して形成される所で決定される
。又、このポリサイド膜を配線層として用いる場合は、
Ｐｏ１ｙＳｉ膜の不純物の濃度を特に上げる必要はなく
第１図（ｂｌの工程で行った高抵抗用の不純物のドーピ
ングのレヘルでも問題ないため、高′ａ度の不純物のド
ーピングの工程をなくす事も可能である。いずれにして
も不純物のドーピングは用いるデバイスによって決めら
れる。ポリサイド膜をゲート電極として使用する場合も
、トランジスタの特性が安定して形成される最小限のド
ーピング量で高抵抗部のＰｏ１ｙＳｉ１９を形成できる
ならば、この第１図（８）の工程を省く事ができる。
次に第１図（ｆｌに示す様に、シリサイド膜５を形成す
る。このシリサイド１１９５としてタングステンシリサ
イド（ＷＳｉｘ）膜、チタンシリサイド（ＴｉＳｉｘ）
膜、モリブデンシリサイド（ＭｏＳｉｘ）膜、白金シリ
サイド（ＰｔＳｉｘ）膜等が上げられる。シリサイド膜
の形成方法として、化学気相成長（ＣＶＤ）法、物理気
相成長（ＰＶＤ）法がある。シリサイド膜５を形成した
後に、熱処理を行いシリサイド膜を安定化しても良いし
、熱処理を行わなくてもよい。
る。このシリサイド１１９５としてタングステンシリサ
イド（ＷＳｉｘ）膜、チタンシリサイド（ＴｉＳｉｘ）
膜、モリブデンシリサイド（ＭｏＳｉｘ）膜、白金シリ
サイド（ＰｔＳｉｘ）膜等が上げられる。シリサイド膜
の形成方法として、化学気相成長（ＣＶＤ）法、物理気
相成長（ＰＶＤ）法がある。シリサイド膜５を形成した
後に、熱処理を行いシリサイド膜を安定化しても良いし
、熱処理を行わなくてもよい。
次に第１図（幻に示す様に高抵抗部の領域のシリサイド
膜５を選択的にエツチング除去する。このシリサイド膜
のエツチング方法として、ドライエツチングとウェット
エツチングがある。このエツチングのストッパーとして
絶縁膜４がある。
膜５を選択的にエツチング除去する。このシリサイド膜
のエツチング方法として、ドライエツチングとウェット
エツチングがある。このエツチングのストッパーとして
絶縁膜４がある。
次に第１図（ｈ）に示す様に配線層を形成する。この時
高抵抗と低抵抗部を別々にパターニングし、それぞれ独
立に配線を形成しても良いが、一般にパターニングの工
程を少なくするために１回のパターニングで高抵抗部と
低抵抗部の配線を同時に形成する。従って、ポリサイド
膜（シリサイド／Ｐｏ１ｙＳｉ） ＋シリサイド／絶縁
１１１／Ｐｏ１ｙｓｉおよび絶縁膜／Ｐｏ１ｙＳｉの３
種類の構造のものを同時にエツチングする。また、この
エツチングの工程の前に、シリサイド膜を除去した領域
の絶縁膜４を選択的にエツチング除去しておけば、ポリ
サイド膜、シリサイド／絶縁１１！／Ｐｏ１ｙＳｉ膜お
よびＰｏ１ｙＳｉ膜の３種類の構造のエツチングとなる
。一般に絶縁膜のエツチングは最も困難であるから、工
程第１図ｔｅｌにおいて高濃度の不純物ドーピングの時
に高抵抗のＰｏ１ｙＳｉ膜に不純物がドーピングされな
い最小限の絶縁膜の厚みと、工程（「）においてシリサ
イド膜のエツチングの時のストッパーとなるに適当な最
小限の絶縁膜の厚みとのどちらも満足する最小限の厚み
を有していれば、絶縁膜４の厚みは薄い方が望ましい。
高抵抗と低抵抗部を別々にパターニングし、それぞれ独
立に配線を形成しても良いが、一般にパターニングの工
程を少なくするために１回のパターニングで高抵抗部と
低抵抗部の配線を同時に形成する。従って、ポリサイド
膜（シリサイド／Ｐｏ１ｙＳｉ） ＋シリサイド／絶縁
１１１／Ｐｏ１ｙｓｉおよび絶縁膜／Ｐｏ１ｙＳｉの３
種類の構造のものを同時にエツチングする。また、この
エツチングの工程の前に、シリサイド膜を除去した領域
の絶縁膜４を選択的にエツチング除去しておけば、ポリ
サイド膜、シリサイド／絶縁１１！／Ｐｏ１ｙＳｉ膜お
よびＰｏ１ｙＳｉ膜の３種類の構造のエツチングとなる
。一般に絶縁膜のエツチングは最も困難であるから、工
程第１図ｔｅｌにおいて高濃度の不純物ドーピングの時
に高抵抗のＰｏ１ｙＳｉ膜に不純物がドーピングされな
い最小限の絶縁膜の厚みと、工程（「）においてシリサ
イド膜のエツチングの時のストッパーとなるに適当な最
小限の絶縁膜の厚みとのどちらも満足する最小限の厚み
を有していれば、絶縁膜４の厚みは薄い方が望ましい。
次に第１図（１）に示すように熱処理を施して、Ｐｏ１
ｙＳｉ１９と接触しているシリサイド膜はポリサイド膜
となる。もちろん、この熱処理はこの後の種々の工程で
取られる熱処理と兼用できる。
ｙＳｉ１９と接触しているシリサイド膜はポリサイド膜
となる。もちろん、この熱処理はこの後の種々の工程で
取られる熱処理と兼用できる。
次に第２図ｆａｔ〜（Ｃ１で平面的にみた本発明の実施
例について述べる。第２図ｔａ＋は第１図（ｄｌで述べ
た絶縁１１％４０領域１１を示す。第２図［ｂ）は第１
図ｔｇ＋に対応し、シリサイド膜をエツチングする領域
１２を示す。ここで重要な事は、高抵抗部の配線をエツ
チングした時に、その高抵抗部の配線がシリサイド膜で
導通しない様に第２図［ｂｌのシリサイド膜をエツチン
グする領域を決めなければならない。第２図（Ｃ１は第
１図ｆｈｌまたは第１図（１）に対応する。第２図（Ｃ
１に示す様にポリサイド膜配線１４とＰｏｌｙＳｉｌ氏
抗体の配線１３は連続してつながっている。
例について述べる。第２図ｔａ＋は第１図（ｄｌで述べ
た絶縁１１％４０領域１１を示す。第２図［ｂ）は第１
図ｔｇ＋に対応し、シリサイド膜をエツチングする領域
１２を示す。ここで重要な事は、高抵抗部の配線をエツ
チングした時に、その高抵抗部の配線がシリサイド膜で
導通しない様に第２図［ｂｌのシリサイド膜をエツチン
グする領域を決めなければならない。第２図（Ｃ１は第
１図ｆｈｌまたは第１図（１）に対応する。第２図（Ｃ
１に示す様にポリサイド膜配線１４とＰｏｌｙＳｉｌ氏
抗体の配線１３は連続してつながっている。
以上の様にして形成されたＰｏ１ｙＳｉ膜の抵抗体はポ
リサイド配線と連続して形成されるので、精度の高い抵
抗体となる。
リサイド配線と連続して形成されるので、精度の高い抵
抗体となる。
尚、第１図ｆｇ＋のシリサイド膜を除去する工程は、第
１図（ｈｌの後に行っても良い。
１図（ｈｌの後に行っても良い。
この発明は以上説明した様に、ポリサイド配線と高抵抗
Ｐｏ１ｙＳｉ配線が１つの連続した配線となるので、従
来の２層配線構造をとらなくても１層構造で高抵抗Ｐｏ
１ｙＳｉ配線とポリサイド配線が形成できる。また微細
な配線パターンも形成できるので精度の高いＰｏ１ｙＳ
ｉ抵抗体が形成される。
Ｐｏ１ｙＳｉ配線が１つの連続した配線となるので、従
来の２層配線構造をとらなくても１層構造で高抵抗Ｐｏ
１ｙＳｉ配線とポリサイド配線が形成できる。また微細
な配線パターンも形成できるので精度の高いＰｏ１ｙＳ
ｉ抵抗体が形成される。
第１図ｔａ＋〜（１）はこの発明の半導体装置の製造方
法の工程順断面図、第２図ｔａｌ〜（Ｃ１はこの発明の
半導体装置の製造方法の工程順平面図、第３図は従来の
高抵抗部と低抵抗部配線を有するＰｏ１ｙＳｉ配線を示
す断面図、第４図は従来のポリサイド層と高抵抗のＰｏ
１ｙ５ｉ抵抗体の２層配線からなる半導体装置の断面図
である。 １、２１．３１・・・半導体基板 ２、２２．３２・・・絶縁膜 ３・・・・・・・Ｐｏ１ｙＳｉ膜 ４・・・・・・・絶縁膜 ５・ ・ ・ ・ ・ ・ ・シリサイド膜３° ・・
・・・・高濃度にドーピングされたＰｏ１ｙＳｉ膜 ５゛ ・・・・・・ポリサイド膜（熱処理したシリサイ
ド膜） 以上 出願人 セイコー電子工業株式会社 暢体剃ｔｆｆｉｌ１８遺の工耀懺慣面図第１図 （ａ） 牛榊Ａ末長業の製１１５友の二ギ１１頂千面図第２図
法の工程順断面図、第２図ｔａｌ〜（Ｃ１はこの発明の
半導体装置の製造方法の工程順平面図、第３図は従来の
高抵抗部と低抵抗部配線を有するＰｏ１ｙＳｉ配線を示
す断面図、第４図は従来のポリサイド層と高抵抗のＰｏ
１ｙ５ｉ抵抗体の２層配線からなる半導体装置の断面図
である。 １、２１．３１・・・半導体基板 ２、２２．３２・・・絶縁膜 ３・・・・・・・Ｐｏ１ｙＳｉ膜 ４・・・・・・・絶縁膜 ５・ ・ ・ ・ ・ ・ ・シリサイド膜３° ・・
・・・・高濃度にドーピングされたＰｏ１ｙＳｉ膜 ５゛ ・・・・・・ポリサイド膜（熱処理したシリサイ
ド膜） 以上 出願人 セイコー電子工業株式会社 暢体剃ｔｆｆｉｌ１８遺の工耀懺慣面図第１図 （ａ） 牛榊Ａ末長業の製１１５友の二ギ１１頂千面図第２図
Claims (1)
- 多結晶シリコン膜の抵抗体を有する半導体装置におい
て、多結晶シリコン膜を形成する工程と、前記多結晶シ
リコン膜に不純物をドーピングして高抵抗の多結晶シリ
コン膜を形成する工程と、将来高抵抗配線となる多結晶
シリコン膜の領域を絶縁膜で被う工程と、前記絶縁膜で
被われた領域以外の多結晶シリコン膜にさらに不純物を
ドーピングして低い抵抗の多結晶シリコン膜を形成する
工程と、シリサイド膜を形成する工程と、将来高抵抗配
線となる多結晶シリコン膜の配線の上のシリサイド膜を
選択的に除去する工程とを含む事を特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8932988A JPH01260850A (ja) | 1988-04-12 | 1988-04-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8932988A JPH01260850A (ja) | 1988-04-12 | 1988-04-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01260850A true JPH01260850A (ja) | 1989-10-18 |
Family
ID=13967640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8932988A Pending JPH01260850A (ja) | 1988-04-12 | 1988-04-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01260850A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0434966A (ja) * | 1990-05-30 | 1992-02-05 | Seiko Instr Inc | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6236852A (ja) * | 1985-08-09 | 1987-02-17 | Sharp Corp | 半導体装置 |
| JPS62244161A (ja) * | 1986-04-16 | 1987-10-24 | Sanyo Electric Co Ltd | 高抵抗素子の形成方法 |
-
1988
- 1988-04-12 JP JP8932988A patent/JPH01260850A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6236852A (ja) * | 1985-08-09 | 1987-02-17 | Sharp Corp | 半導体装置 |
| JPS62244161A (ja) * | 1986-04-16 | 1987-10-24 | Sanyo Electric Co Ltd | 高抵抗素子の形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0434966A (ja) * | 1990-05-30 | 1992-02-05 | Seiko Instr Inc | 半導体装置の製造方法 |
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