JPH0434980A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0434980A JPH0434980A JP2142155A JP14215590A JPH0434980A JP H0434980 A JPH0434980 A JP H0434980A JP 2142155 A JP2142155 A JP 2142155A JP 14215590 A JP14215590 A JP 14215590A JP H0434980 A JPH0434980 A JP H0434980A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁体基板上の半導体層に形成されたＭ ＯＳ
（Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔ
ｏｒ）型電界効果トランジスタ（以下、ｒｓｏ １−Ｍ
０３ＦＥＴＪと略称する）に関し、特に、ソース・ドレ
イン間の耐圧の改善に関するものである。
（Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔ
ｏｒ）型電界効果トランジスタ（以下、ｒｓｏ １−Ｍ
０３ＦＥＴＪと略称する）に関し、特に、ソース・ドレ
イン間の耐圧の改善に関するものである。
第５図は従来のＳｏ Ｉ−ＭＯＳＦＥＴの平面図、第６
図は従来のＳｏ Ｉ−ＭＯＳＦＥＴの断面図である。シ
リコン基板１上に絶縁体１１２が形成されており、絶縁
体層２上にシリコン層３が形成されている。シリコンＮ
３内において、低い、ｐ型不純物濃度（たとえば、１０
１に−１０”ａ ｔ ｏｍｓ／ｃＩａ）を有するチャン
ネル領域８が形成されており、高いｎ型不純物濃度（た
とえば１０Ｉ９−１０”ａ ｔ ｏｍｓ／ｃｊ）を有す
るソース領域９とドレイン領域１０がそれぞれチャネル
領域８の一方側と他方側に接して形成されている。
図は従来のＳｏ Ｉ−ＭＯＳＦＥＴの断面図である。シ
リコン基板１上に絶縁体１１２が形成されており、絶縁
体層２上にシリコン層３が形成されている。シリコンＮ
３内において、低い、ｐ型不純物濃度（たとえば、１０
１に−１０”ａ ｔ ｏｍｓ／ｃＩａ）を有するチャン
ネル領域８が形成されており、高いｎ型不純物濃度（た
とえば１０Ｉ９−１０”ａ ｔ ｏｍｓ／ｃｊ）を有す
るソース領域９とドレイン領域１０がそれぞれチャネル
領域８の一方側と他方側に接して形成されている。
チャネル領域８上にはゲート誘電体薄膜４が形成されて
おり、誘電体薄膜４上にゲート電極５が形成されている
。シリコン層３とゲート電極５は層間絶縁膜１２によっ
て覆われている。眉間絶縁膜１２にはコンタクトホール
１３が開けられ、コンタクトホールに対応する導電体１
４が形成されている。
おり、誘電体薄膜４上にゲート電極５が形成されている
。シリコン層３とゲート電極５は層間絶縁膜１２によっ
て覆われている。眉間絶縁膜１２にはコンタクトホール
１３が開けられ、コンタクトホールに対応する導電体１
４が形成されている。
以上のように構成されたＳｏ Ｉ−ＭＯＳＦＥＴにおい
て、ゲート電極５に正の電圧を印加するとき、ｐ型のチ
ャネル領域８の上層部にｎ導電型のキャリア（電子）が
誘引され、その上層部はソース領域９およびドレイン領
域１０と同じｎ導電型に反転させられる。したがって、
ソース領域９とドレイン領域１０との間で電流が流れる
ことが可能となる。また、チャンネル領域８の上層部に
誘引されるｎ型キャリアの濃度はゲート電圧によって変
化するので、チャンネル領域８を流れる電流量をゲート
電圧によって制御することができる。
て、ゲート電極５に正の電圧を印加するとき、ｐ型のチ
ャネル領域８の上層部にｎ導電型のキャリア（電子）が
誘引され、その上層部はソース領域９およびドレイン領
域１０と同じｎ導電型に反転させられる。したがって、
ソース領域９とドレイン領域１０との間で電流が流れる
ことが可能となる。また、チャンネル領域８の上層部に
誘引されるｎ型キャリアの濃度はゲート電圧によって変
化するので、チャンネル領域８を流れる電流量をゲート
電圧によって制御することができる。
これがＭＯＳＦＥＴの動作原理である。
シリコン層が比較的厚い（たとえば、約５０００人厚さ
）場合、ゲート電圧を印加してＳＯＩ−ＭＯＳ Ｆ Ｅ
Ｔを動作状態にするとき、チャンネル領域８内でキャリ
アが高速に加速される。チャンネル領域８内で加速され
たキャリアはドレイン領域１０の近傍で衝突電離によっ
て電子と正孔のペアを発生させる。この発生した電子は
ｎ＋型のドレイン領域１０に流れ込む、しかし、正孔は
チャネル領域８内に蓄積されて電位を上昇させるので、
チャネル電流を増加させ、ドレイン電圧とドレイン電流
の関係を表す曲線上に好ましくないキンク効果を生じさ
せる。このキンク効果は、たとえばアイ イー イー
イー エレクトロン デバイス レター 第９巻阻２．
９７−９９頁１９８８（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ、 Ｖｏｌ、９＋ Ｎｏ
、２＋ｐｐ、 ９７−９９．１９８８）において述べら
れている。
）場合、ゲート電圧を印加してＳＯＩ−ＭＯＳ Ｆ Ｅ
Ｔを動作状態にするとき、チャンネル領域８内でキャリ
アが高速に加速される。チャンネル領域８内で加速され
たキャリアはドレイン領域１０の近傍で衝突電離によっ
て電子と正孔のペアを発生させる。この発生した電子は
ｎ＋型のドレイン領域１０に流れ込む、しかし、正孔は
チャネル領域８内に蓄積されて電位を上昇させるので、
チャネル電流を増加させ、ドレイン電圧とドレイン電流
の関係を表す曲線上に好ましくないキンク効果を生じさ
せる。このキンク効果は、たとえばアイ イー イー
イー エレクトロン デバイス レター 第９巻阻２．
９７−９９頁１９８８（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ、 Ｖｏｌ、９＋ Ｎｏ
、２＋ｐｐ、 ９７−９９．１９８８）において述べら
れている。
一方、非常に薄い（たとえば、５００人−１５００人の
厚さ）シリコン層３を有する薄膜ＳＯ■−ＭＯＳＦＥＴ
は、厚いシリコン層３を有する通常のＳｏＩ−ＭＯＳＦ
ＥＴに比べて優れた特性を有している。たとえば、その
薄いチャネル領域８はゲート電極５に電圧を印加するこ
とによって全体が空乏層化され、また電位もゲート電極
により制御されるため、電流がゲート電極５により制御
できないパンチスルー現象や、ゲート長が短いときにゲ
ートしきい値電圧が異常に低くなるショートチャンネル
効果が低減される。
厚さ）シリコン層３を有する薄膜ＳＯ■−ＭＯＳＦＥＴ
は、厚いシリコン層３を有する通常のＳｏＩ−ＭＯＳＦ
ＥＴに比べて優れた特性を有している。たとえば、その
薄いチャネル領域８はゲート電極５に電圧を印加するこ
とによって全体が空乏層化され、また電位もゲート電極
により制御されるため、電流がゲート電極５により制御
できないパンチスルー現象や、ゲート長が短いときにゲ
ートしきい値電圧が異常に低くなるショートチャンネル
効果が低減される。
しかし、チャンネル領域８全体が完全に空乏層化される
とき、チャンネル領域８内のボテンシャルが通常のＭＯ
Ｓ Ｆ ＥＴにおける場合より高くなる。したがって、
ソース領域９とチャンネル領域８の間の電気的障壁が低
くなる上、前述の衝突電離によって生じた正孔がチャン
ネル領域８内に一時的に蓄積されれば、チャンネル領域
８内のポテンシャルがさらに上昇し、ソース領域９から
チャン ンネル領域目内に電子が急激に注入される。すなわち、
薄膜Ｓｏｌ−ＭＯＳＦＥＴにおいては、ソース・ドレイ
ン間の耐圧が低くなりやすいという問題がある。これは
第７図に示されている。ＳＯＩ層の厚い場合のキンク効
果及び薄い場合のソース・ドレイン間の耐圧の低下は共
にチャンネル領域が電気的に浮いている事（基板浮遊効
果という）が原因である。
とき、チャンネル領域８内のボテンシャルが通常のＭＯ
Ｓ Ｆ ＥＴにおける場合より高くなる。したがって、
ソース領域９とチャンネル領域８の間の電気的障壁が低
くなる上、前述の衝突電離によって生じた正孔がチャン
ネル領域８内に一時的に蓄積されれば、チャンネル領域
８内のポテンシャルがさらに上昇し、ソース領域９から
チャン ンネル領域目内に電子が急激に注入される。すなわち、
薄膜Ｓｏｌ−ＭＯＳＦＥＴにおいては、ソース・ドレイ
ン間の耐圧が低くなりやすいという問題がある。これは
第７図に示されている。ＳＯＩ層の厚い場合のキンク効
果及び薄い場合のソース・ドレイン間の耐圧の低下は共
にチャンネル領域が電気的に浮いている事（基板浮遊効
果という）が原因である。
以上のような従来の問題点に鑑み、本発明の目的は、基
板浮遊効果が改善されたＳＯＩ−ＭＯＳＦＥＴを提供す
ることにある。
板浮遊効果が改善されたＳＯＩ−ＭＯＳＦＥＴを提供す
ることにある。
本発明にかかるＭＯＳ Ｆ ＥＴ半導体装置は、ＳＯＩ
−ＭＯＳＦＥＴの分離用に設けた絶縁膜を一部開口して
余剰キャリア引き抜き用のボディーコンタクトを設けた
ものである。
−ＭＯＳＦＥＴの分離用に設けた絶縁膜を一部開口して
余剰キャリア引き抜き用のボディーコンタクトを設けた
ものである。
この発明における分離用絶縁膜に設けられたボディーコ
ンタクトはトランジスタのチャンネル領域で発生した余
剰キャリアがウェル領域を通ってボディーコンタクト部
より引き抜かれる。このため、基板浮遊効果によるＳ／
Ｄ耐圧の低下あるいはキンク効果の発生を抑えることが
できる。
ンタクトはトランジスタのチャンネル領域で発生した余
剰キャリアがウェル領域を通ってボディーコンタクト部
より引き抜かれる。このため、基板浮遊効果によるＳ／
Ｄ耐圧の低下あるいはキンク効果の発生を抑えることが
できる。
第１図は本発明の一実施例によるＳｏ １−ＭＯ５ＦＥ
Ｔの平面図、第２図は第１図のＸ−Ｘ断面図、第３図は
Ｙ−Ｙ断面図である。
Ｔの平面図、第２図は第１図のＸ−Ｘ断面図、第３図は
Ｙ−Ｙ断面図である。
本実施例においては、以下の点を除き、従来の半導体装
置と同様であるので同一番号を付し、その説明を省略す
る。ＳＯＩ−ＭＯＳＦＥＴの分離用として分離用絶縁膜
６を用いてあり、分離用絶縁膜６下には、チャネル領域
と同一導電型のＰ型の不純物が、例えば１０ ”〜１０
”ａｔｏｍ’ｓ ／ａＪ導入されたウェル領域１１が
形成されている。
置と同様であるので同一番号を付し、その説明を省略す
る。ＳＯＩ−ＭＯＳＦＥＴの分離用として分離用絶縁膜
６を用いてあり、分離用絶縁膜６下には、チャネル領域
と同一導電型のＰ型の不純物が、例えば１０ ”〜１０
”ａｔｏｍ’ｓ ／ａＪ導入されたウェル領域１１が
形成されている。
また、分離用絶縁膜６の一部は開口されてボディコンタ
クト７を介してボディー用配線層１５が接続されている
。
クト７を介してボディー用配線層１５が接続されている
。
次に動作について説明する。
チャネル領域８とドレイン領域１０の境界の高電界領域
での衝突電離により発生した余剰キャリア、ここではＮ
ＭＯＳＦＥＴであるので正孔は、ゲート電極５下のチャ
ネル領域８を通って分離用絶縁膜６下のウェル領域１１
に流れる。ここで、ウェル領域１１はボディーコンタク
ト７を介してボディー用配線層１５が接続されているた
めここより糸外に引き抜かれる。
での衝突電離により発生した余剰キャリア、ここではＮ
ＭＯＳＦＥＴであるので正孔は、ゲート電極５下のチャ
ネル領域８を通って分離用絶縁膜６下のウェル領域１１
に流れる。ここで、ウェル領域１１はボディーコンタク
ト７を介してボディー用配線層１５が接続されているた
めここより糸外に引き抜かれる。
したがって、チャネル領域８に正孔が蓄積する事が無く
なり、いわゆる、基板浮遊効果が低減される。
なり、いわゆる、基板浮遊効果が低減される。
よってＳｏＩ−ＭＯＳＦＥＴのＳｏｌ膜厚が厚い時に見
られたＩｄ−Ｖｄ特性にくびれが生ずるキンク効果やＳ
ＯＩ膜厚が薄い時に見られた８７０間耐圧の低下が抑え
られ、第４図に示す様な優れたトランジスタ特性が得ら
れる。
られたＩｄ−Ｖｄ特性にくびれが生ずるキンク効果やＳ
ＯＩ膜厚が薄い時に見られた８７０間耐圧の低下が抑え
られ、第４図に示す様な優れたトランジスタ特性が得ら
れる。
また、ボディーコンタクト７は複数のトランジスタに共
通して設ければよく、面積の増加はほとんど必要としな
い。
通して設ければよく、面積の増加はほとんど必要としな
い。
なお、上記実施例ではＮＭＯＳＦＥＴについて述べたが
、ＰＭＯＳＦＥＴでも導電性が逆になるだけで、同様の
効果が得られる。
、ＰＭＯＳＦＥＴでも導電性が逆になるだけで、同様の
効果が得られる。
また、上記実施例では半導体層としてシリコン層を用い
たが、いずれの半導体材料を用いても同様の効果が得ら
れるのは言うまでもない。
たが、いずれの半導体材料を用いても同様の効果が得ら
れるのは言うまでもない。
以上のように、この発明によればＳｏ Ｉ −ＭＯＳＦ
ＥＴにおいてトランジスタの分離に分離用絶縁膜を用い
、さらに、分離用絶縁膜を貫通してウェル領域にボディ
ーコンタクトを設けたため、トランジスタのゲート電極
下のチャネル領域で発生した余剰キャリアを引き抜く事
が可能で基板浮遊効果によるキンク効果、８７０間耐圧
の低下に対してこれを改善できる効果がある。
ＥＴにおいてトランジスタの分離に分離用絶縁膜を用い
、さらに、分離用絶縁膜を貫通してウェル領域にボディ
ーコンタクトを設けたため、トランジスタのゲート電極
下のチャネル領域で発生した余剰キャリアを引き抜く事
が可能で基板浮遊効果によるキンク効果、８７０間耐圧
の低下に対してこれを改善できる効果がある。
第１図はこの発明の一実施例による半導体装置を示す平
面図、第２図は第１図のＸ−Ｘ断面図、第３図は第１図
のＹ−Ｙ断面図、第４図は本発明の一実施例による半導
体装置による薄膜ＳＯＩ−ＭＯＳ Ｆ ＥＴのＩｄ、−
Ｖｄ特性図、第５図は従来の半導体装置を示す平面図、
第６図は第５図のＡ−Ａ断面図、第７図は従来の薄膜Ｓ
ｏ Ｉ−ＭＯＳＦＥＴのＩｄ−Ｖｄ特性図である。 図において、１はシリコン基板、２は絶縁体層、３はシ
リコン層、４は誘電体薄膜、５はゲート電極、６は分離
用絶縁膜、７はボディーコンタクト、８はチャネル領域
、９はソース領域、１０はドレイン領域、１１はウェル
領域、１２は眉間絶縁膜、１０はドレイン領域、１１は
ウェル領域、１２は層間絶縁膜、１３はコンタクトホー
ル、１４は配線層、１５はボディー用配線層。 なお、図中、同一符号は同−又は相当部分を示す。
面図、第２図は第１図のＸ−Ｘ断面図、第３図は第１図
のＹ−Ｙ断面図、第４図は本発明の一実施例による半導
体装置による薄膜ＳＯＩ−ＭＯＳ Ｆ ＥＴのＩｄ、−
Ｖｄ特性図、第５図は従来の半導体装置を示す平面図、
第６図は第５図のＡ−Ａ断面図、第７図は従来の薄膜Ｓ
ｏ Ｉ−ＭＯＳＦＥＴのＩｄ−Ｖｄ特性図である。 図において、１はシリコン基板、２は絶縁体層、３はシ
リコン層、４は誘電体薄膜、５はゲート電極、６は分離
用絶縁膜、７はボディーコンタクト、８はチャネル領域
、９はソース領域、１０はドレイン領域、１１はウェル
領域、１２は眉間絶縁膜、１０はドレイン領域、１１は
ウェル領域、１２は層間絶縁膜、１３はコンタクトホー
ル、１４は配線層、１５はボディー用配線層。 なお、図中、同一符号は同−又は相当部分を示す。
Claims (1)
- （１）絶縁体上の半導体層に形成されたＭＯＳＦＥＴ半
導体装置において、 絶縁体基板上に形成された半導体層と、 該半導体層上に設けられた、誘電体薄膜を挟んで形成さ
れたゲート電極と、 該ゲート電極下に設けられた第１導電型のチャネル領域
と、 前記ゲート電極下の前記チャネル領域を挟んで設けられ
た第２導電型のソース領域およびドレイン領域と、 前記半導体層に設けられた分離用絶縁膜と、該分離絶縁
膜下に設けられた第１導電型のウェル領域と、 前記分離絶縁膜を開口して設けられたボディーコンタク
トと、 該ボディーコンタクトに接続されたボディー用配線層と
を含む事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142155A JPH0434980A (ja) | 1990-05-30 | 1990-05-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142155A JPH0434980A (ja) | 1990-05-30 | 1990-05-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0434980A true JPH0434980A (ja) | 1992-02-05 |
Family
ID=15308643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2142155A Pending JPH0434980A (ja) | 1990-05-30 | 1990-05-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0434980A (ja) |
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- 1990-05-30 JP JP2142155A patent/JPH0434980A/ja active Pending
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