JPH07221281A

JPH07221281A - 半導体装置

Info

Publication number: JPH07221281A
Application number: JP819294A
Authority: JP
Inventors: Masanori Inuta; 昌功乾田; Toshihiko Yoshida; 稔彦吉田
Original assignee: Toyoda Automatic Loom Works Ltd
Current assignee: Toyota Industries Corp
Priority date: 1994-01-28
Filing date: 1994-01-28
Publication date: 1995-08-18

Abstract

(57)【要約】【目的】半導体装置のスイッチング動作を高速化し、
かつ、その最大可制御電流を大きくする。【構成】ｐ⁺アノード領域１の上面にｎ^-ベース領域
２を形成し、その表面部にｐゲート領域３およびｐカソ
ードショート領域５を互いに所定間隔を隔てて形成す
る。また、ｐゲート領域３内の表面部に、ｎ⁺カソード
領域４およびｎ⁺ショート領域２１を互いに所定間隔を
隔てながらそれぞれ選択的に形成する。そして、ｎ⁺カ
ソード領域４とｎ⁺ショート領域２１との間のｐゲート
領域３の表面およびその近傍にゲート酸化膜２２を形成
し、そのゲート酸化膜２２上に第２ゲート電極２３を形
成して、ｎ⁺カソード領域４およびｎ⁺ショート領域２
１をそれぞれソース領域およびドレイン領域とするｎチ
ャネルＭＯＳトランジスタを設ける。さらに、ｐゲート
領域３とｎ⁺ショート領域２１とを電極２４で電気的に
短絡する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に係わり、
特に高速スイッチング特性が要求される半導体装置に係
わる。

【０００２】

【従来の技術】半導体装置は、その用途に応じて様々な
特性が要求される。たとえば、スイッチング素子として
利用されるトランジスタやサイリスタ等に対しては、タ
ーンオン時間やターンオフ時間といったスイッチング速
度が重要になり、大電流を制御するサイリスタ等のパワ
ー素子に対しては、オン抵抗とともに可制御電流が重要
になる。

【０００３】図４は、ターンオフ時間を短くするため
に、ターンオフ動作に利用するＭＯＳトランジスタを設
けたＭＯＳ制御サイリスタの構成を示す断面図である。
同図において、ｐ⁺アノード領域１の上面にｎ^-ベース
領域２が形成されている。ｎ^-ベース領域２の表面部に
はｐゲート領域３が形成されている。そして、ｐゲート
領域３の表面部には、選択的にｎ⁺カソード領域４が形
成されている。さらに、ｎ^-ベース領域２の表面部のｐ
ゲート領域３から所定間隔を隔てた位置にｐカソードシ
ョート領域５が形成されている。

【０００４】上記領域が形成されているｎ^-ベース領域
２の表面においては、ｎ⁺カソード領域４の端部からｐ
ゲート領域３およびｎ^-ベース領域２を跨いでｐカソー
ドショート領域５の端部の表面まで伸びてゲート酸化膜
６が形成されており、その表面にゲート電極７が形成さ
れている。また、その他の表面領域には、ｎ⁺カソード
領域４およびｐカソードショート領域５の各表面の一部
を除いてシリコン酸化膜８が形成されている。このシリ
コン酸化膜８は、ゲート電極７の上部にも形成されてい
る。そして、ｎ⁺カソード領域４およびｐカソードショ
ート領域５の表面に接続してカソード電極９が形成され
ており、さらに、ｐ⁺アノード領域１の下面には、一様
にアノード電極１０が形成されている。

【０００５】次に、上記構成のＭＯＳ制御サイリスタの
動作を説明する。ターンオン時には正の電圧をゲート電
極７に印加する。このことによって、ｎ⁺カソード領域
４およびｎ^-ベース領域２をそれぞれソース領域および
ドレイン領域とし、ゲート電極７の下部のｐゲート領域
３をチャネル領域とするｎチャネルＭＯＳトランジスタ
がオン状態となり、ｎ⁺カソード領域４からｎ^-ベース
領域２へ電子が注入される。そして、このｎ^-ベース領
域２へ注入された電子がｐ⁺アノード領域１の近傍に到
達するようになると、ｐ⁺アノード領域１とｎ^-ベース
領域２との間のエネルギー障壁が低下するので、ｐ⁺ア
ノード領域１からｎ^-ベース領域２へホールが供給され
るようになり、そのホールがｎ⁺カソード領域４に到達
してサイリスタがラッチアップ状態になる。

【０００６】ターンオフ時には、ゲート電極７に負の電
圧を印加して、ｐゲート領域３およびｐカソードショー
ト領域５をそれぞれソース領域およびドレイン領域と
し、ゲート電極７の下部のｎ^-ベース領域２をチャネル
領域とするｐチャネルＭＯＳトランジスタ（以下、ｐＭ
ＯＳという）をオン状態とする。このことにより、ｐゲ
ート領域３およびｎ^-ベース領域２内の蓄積キャリアを
そのｐＭＯＳを介してカソード端子へ流出させてサイリ
スタをオフ状態にする。このように、ｐＭＯＳを用いて
蓄積キャリアを引き抜くことによってターンオフ時間を
短くしている。

【０００７】

【発明が解決しようとする課題】ところで、上記構成の
サイリスタのターンオフ時間は、蓄積キャリアを引き抜
くのに要する時間に依存し、短い時間で引き抜けるほど
ターンオフ時間が短くなる。また、そのときの引抜き電
流が大きいほど最大可制御電流が大きくなる。ここで、
最大可制御電流とは、オン状態のサイリスタをオフさせ
る能力を表すターンオフ特性であり、どのくらい大きな
ラッチアップ電流まで遮断することが出来るかを示す。

【０００８】上記蓄積キャリアを引き抜くのに要する時
間は、蓄積キャリアが上記ｐＭＯＳを介してカソード電
極９に到達するまでの引抜き経路によって決まり、その
経路が長く電気抵抗が大きくなるほど時間がかかる。

【０００９】図４に示す構造のサイリスタでは、ｐカソ
ードショート領域５に近い領域の蓄積キャリアは、カソ
ード電極９に到達するまでの引抜き経路が短いため短時
間で引き抜かれる。しかしながら、ｐカソードショート
領域５から遠い領域の蓄積キャリアはその引抜き経路が
長く、その経路の電気抵抗が大きくなるので、引抜き時
間が長くなる。このように、上記ｐＭＯＳを用いること
によって蓄積キャリアの一部を短時間で引き抜くことが
できるが、ｐカソードショート領域５から遠い領域の蓄
積キャリアを引き抜くためには比較的長い時間がかかる
ので、サイリスタのターンオフ時間を十分短くすること
はできない。

【００１０】また、ｐカソードショート領域５から遠い
領域の蓄積キャリアは、カソード電極９に到達するまで
の引抜き経路の電気抵抗が大きくなるので、引抜き電流
が小さくなってしまい、可制御電流を大きくすることの
妨げとなっている。このことは、各半導体領域内での格
子振動が活発になりキャリアの散乱が増加する高温状態
でより顕著になる。

【００１１】以上の理由により、サイリスタのターンオ
フ時間を十分に短くすることができず、また、可制御電
流も十分大きくできなかった。本発明は上記問題を解決
するものであり、半導体装置のターンオフ動作を速く
し、かつ、可制御電流を大きくすることを目的とする。

【００１２】

【課題を解決するための手段】本発明の請求項１に記載
の半導体装置は、第１導電型の第１の半導体領域の表面
部に第２導電型の第２の半導体領域を形成し、その第２
の半導体領域内の表面部に第１導電型の第３及び第４の
半導体領域を互いに所定間隔を隔ててそれぞれ選択的に
形成する。そして、上記第３及び第４の半導体領域の間
の上記第２の半導体領域の表面およびその近傍に第１の
絶縁膜を形成し、さらにその第１の絶縁膜上に第１の電
極を形成する。また、上記第２の半導体領域と上記第４
の半導体領域とを電気的に接続する。

【００１３】上記構成の半導体装置において、上記第１
の半導体領域の下面に第２導電型のアノード領域を形成
すれば、該アノード領域と上記第３の半導体領域との間
で主電流が流れるサイリスタとなる。

【００１４】請求項２に記載の半導体装置は、請求項１
を前提とし、上記第１の半導体領域と上記第３の半導体
領域との間の上記第２の半導体領域の表面およびその近
傍に第２の絶縁膜を形成し、その第２の絶縁膜上に第２
の電極を形成する。

【００１５】請求項３に記載の半導体装置は、請求項１
を前提とし、上記第１の半導体領域の表面部に上記第２
の半導体領域から所定間隔を隔てて第２導電型の第５の
半導体領域を形成する。そして、その第５の半導体領域
と上記第２の半導体領域との間の上記第１の半導体領域
の表面およびその近傍に第３の絶縁膜を形成し、さらに
その第３の絶縁膜上に第３の電極を形成する。また、上
記第３の半導体領域と上記第５の半導体領域とを電気的
に接続する。

【００１６】請求項４に記載の半導体装置は、第１導電
型のベース領域の下面に第２導電型のアノード領域を形
成し、上記ベース領域の表面部に第２導電型のゲート領
域を形成し、該ゲート領域内の表面部に第１導電型のカ
ソード領域および第１導電型のショート領域を互いに所
定間隔を隔ててそれぞれ選択的に形成する。そして、上
記カソード領域と上記ショート領域との間の上記ゲート
領域の表面およびその近傍に絶縁膜を形成し、さらにそ
の絶縁膜上に電極を形成する。また、上記ゲート領域と
上記ショート領域とを電気的に接続する。

【００１７】請求項５に記載の半導体装置は、第１導電
型のベース領域の下面に第２導電型のアノード領域を形
成し、上記ベース領域の表面部に第２導電型のゲート領
域および第２導電型のカソードショート領域を互いに所
定間隔を隔てて形成し、上記ゲート領域内の表面部に第
１導電型のカソード領域を選択的に形成し、上記カソー
ド領域の表面から上記ゲート領域および上記ベース領域
を跨ぐようにして上記カソードショート領域の表面まで
絶縁膜を形成し、該絶縁膜上に第１のゲート電極を形成
し、上記カソード領域と上記カソードショート領域とを
電気的に接続したカソードショート構造のサイリスタを
前提とする。そして、上記ゲート領域内の表面部に上記
カソード領域から所定間隔を隔てて第１導電型のショー
ト領域を選択的に形成し、上記カソード領域と上記ショ
ート領域との間の上記ゲート領域の表面およびその近傍
に絶縁膜を形成し、該絶縁膜上に第２のゲート電極を形
成し、さらに上記ゲート領域と上記ショート領域とを電
気的に接続する。

【００１８】

【作用】本発明の半導体装置においては、ターンオフ時
に第１の電極に所定の電圧を印加する。このことによっ
て、第３および第４の半導体領域をそれぞれドレイン領
域およびソース領域とする（または、その反対に、第３
および第４の半導体領域をそれぞれソース領域およびド
レイン領域とする）ＭＯＳトランジスタがオン状態とな
る。一方、第４の半導体領域と第２の半導体領域とは電
気的に接続されているので、上記ＭＯＳトランジスタが
オン状態となると、第２の半導体領域内のキャリアはそ
のＭＯＳトランジスタを介して第３の半導体領域へ流れ
ることができるようになる。したがって、この半導体装
置をサイリスタとした場合、ターンオフ時の第２の半導
体領域および第１の半導体領域の蓄積キャリアが、上記
経路を介して、上記第３の半導体領域（カソード領域）
からカソード端子へ引き抜かれる。

【００１９】

【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図１は、本発明の一実施例のサイリスタの断
面図である。図１において、従来のサイリスタの構造を
示す図４で付した符号と同一の符号は、同じ領域または
部分を示す。

【００２０】図１において、ｐ⁺アノード領域１の上面
にｎ^-ベース領域２（請求項１の第１の半導体領域に対
応する）が形成されており、そのｎ^-ベース領域２の表
面部にはｐゲート領域３（請求項１の第２の半導体領域
に対応する）が形成されている。そして、ｐゲート領域
３の表面部には、ｎ⁺カソード領域４（請求項１の第３
の半導体領域に対応する）およびｎ⁺ショート領域２１
（請求項１の第４の半導体領域に対応する）が互いに所
定間隔を隔てながらそれぞれ選択的に形成されている。
ｎ⁺ショート領域２１は、図４に示した従来のサイリス
タに追加的に設けた領域であるが、ｎ⁺カソード領域４
と同一工程で形成することができる。さらに、ｎ^-ベー
ス領域２の表面部のｐゲート領域３から所定間隔を隔て
た位置にｐカソードショート領域５（請求項３の第５の
半導体領域に対応する）が形成されている。

【００２１】上記各領域が形成されているｎ^-ベース領
域２の表面においては、ｎ⁺カソード領域４の端部から
ｐゲート領域３及びｎ^-ベース領域２を跨いでｐカソー
ドショート領域５の端部の表面まで伸びてゲート酸化膜
６（請求項２または３の第２または第３の絶縁膜に対応
する）が形成されており、その表面に第１ゲート電極７
（請求項２または３の第２または第３の電極に対応す
る）が形成されている。また、ｎ⁺カソード領域４とｎ
⁺ショート領域２１との間のｐゲート領域３の表面およ
びその近傍領域にはゲート酸化膜２２（請求項１の第１
の絶縁膜に対応する）が形成されており、その表面に第
２ゲート電極２３（請求項１の第１の電極に対応する）
が形成されている。そして、ｐゲート領域３とｎ⁺ショ
ート領域２１とを電気的に短絡する電極２４がフローテ
ィング状態で形成されている。

【００２２】ゲート酸化膜２２は、ゲート酸化膜６と同
一工程において比較的薄い膜厚で形成する。これらゲー
ト酸化膜の形成方法は特に限定されるものではないが、
一例としては、乾燥酸素雰囲気中での熱酸化によって行
う。第２ゲート電極２３は、第１ゲート電極７と同一工
程において、例えばＣＶＤ法によってポリシリコンで形
成する。電極２４はアルミニウム等からなり、真空蒸着
法やスパッタリング法などのＰＶＤ法またはＣＶＤ法な
どによって形成する。また、この電極２４は、後述のシ
リコン酸化膜８に設けた窓（孔）を介してｐゲート領域
３とｎ⁺ショート領域２１とを電気的に短絡するように
してもよい。

【００２３】その他の表面領域には、ｎ⁺カソード領域
４およびｐカソードショート領域５の各表面の一部を除
いてシリコン酸化膜８が形成されている。このシリコン
酸化膜８は、第１ゲート電極７および第２ゲート電極２
３の上部にも形成されている。そして、ｎ⁺カソード領
域４およびｐカソードショート領域５の表面に接続して
アルミニウム等からなるカソード電極９が形成されてお
り、さらに、ｐ⁺アノード領域１の下面には、アルミニ
ウム等からなるアノード電極１０が一様に形成されてい
る。

【００２４】次に、上記構成のサイリスタの動作を説明
する。ターンオン動作は、第１ゲート電極７に所定値以
上の正の電圧を印加することによって、図４を参照しな
がら説明した従来のサイリスタと同様の作用でラッチア
ップ状態になる。なお、このとき第２ゲート電極２３に
は電圧を印加しない。

【００２５】ターンオフ時には、第１ゲート電極７に所
定値よりも大きな負の電圧を印加すると同時に、第２ゲ
ート電極２３に所定値以上の正の電圧を印加する。ここ
で、第１ゲート電極７に負の電圧を印加することによる
作用は、図４を参照しながら説明した従来のサイリスタ
と同様である。すなわち、上記電圧印加によって第１ゲ
ート電極７の下部のｎ^-ベース領域２の導電型をｎ型か
らｐ型に反転させて、ｐゲート領域３およびｐカソード
ショート領域５をそれぞれソース領域およびドレイン領
域とし、第１ゲート電極７の下部のｎ^-ベース領域２を
チャネル領域とするｐチャネルＭＯＳトランジスタ（以
下、ｐＭＯＳという）をオン状態とする。そして、この
オン状態となったｐＭＯＳを介して、ｐゲート領域３お
よびｎ^-ベース領域２内の蓄積キャリアをカソード電極
９へ到達させる。

【００２６】一方、第２ゲート電極２３に上記正の電圧
を印加すると、第２ゲート電極２３の下部に位置するｐ
ゲート領域３の表面近傍領域の導電型がｐ型からｎ型に
反転するので、ｎ⁺カソード領域４およびｎ⁺ショート
領域２１をそれぞれソース領域およびドレイン領域と
し、第２ゲート電極２３の下部のｐゲート領域３をチャ
ネル領域とするｎチャネルＭＯＳトランジスタ（以下、
ｎＭＯＳという）がオン状態となる。ところが、ｎ⁺シ
ョート領域２１とｐゲート領域３とは電極２４を介して
電気的に短絡されているので、上述のようにしてｎＭＯ
Ｓをオン状態にすると、ｐゲート領域３とｎ⁺カソード
領域４との間でのキャリアの移動が可能になる。

【００２７】従って、ターンオフ時に第２ゲート電極２
３に上記正の電圧を印加すると、ｐゲート領域３および
ｎ^-ベース領域２内の蓄積キャリアは、図１に矢印で示
すようなｎＭＯＳを通過する経路でカソード電極９へ到
達する。ただし、実際には、上記ｎＭＯＳを介して流れ
るキャリアは電子であるため、その部分でのキャリアの
流れは図１に示した矢印とは逆方向であるが、ｐゲート
領域３から電極２４に流れ込むホールと上記ｎＭＯＳを
介して電極２４に流れ込む電子とがそこで結合・消滅さ
れるので、正の電荷を有するキャリアが上記矢印で示す
経路を介して電流として流れていると同等の作用を行
う。

【００２８】上述のように、この実施例のサイリスタで
は、図４に示した従来のカソードショート型のサイリス
タと同じように、ｐＭＯＳを介して蓄積キャリアを引き
抜くことに加えて、新たに設けたｎＭＯＳを介しても蓄
積キャリアの引抜きを行うので、ｐカソードショート領
域５から遠い領域の蓄積キャリアも短時間でカソードへ
引き抜くことが出来る。したがって、ターンオフ時間が
短くなり、より高速スイッチング動作のサイリスタが実
現される。また、上記蓄積キャリアを引き抜くときの引
抜き電流が大きくなるので可制御電流が大きくなる。こ
のため、素子サイズを殆どかえることなくサイリスタの
大電流化およびその制御を実現できる。さらに、上記蓄
積キャリアはカソード端子へ到達するので、アノード・
カソード間を流れる電流に損失が発生せず、電力損を増
加させることなくサイリスタの高速化を実現できる。

【００２９】なお、上記実施例のサイリスタは、各半導
体領域の導電型を反転させた構成とすることも可能であ
り、その断面構造を図２に示す。同図に示すサイリスタ
のターンオン動作およびターンオフ動作は、基本的には
図１を用いて説明した動作と同じである。ただし、図２
に示すサイリスタにおいては、ターンオン時に、第１ゲ
ート電極７に負の電圧を印加する。一方、ターンオフ時
には、第１ゲート電極７に正の電圧を印加するとともに
第２ゲート電極２３に負の電圧を印加する。

【００３０】また、上記実施例においては、本発明をカ
ソードショート構造のサイリスタに適用して説明した
が、これに限定されることはなく、一般的なサイリスタ
に適用することも可能である。

【００３１】図３は、本発明のサイリスタの要部を示す
断面図であり、ｐ⁺アノード領域１、ｎ^-ベース領域
２、ｐゲート領域３およびｎ⁺カソード領域４から成る
サイリスタに、ｎ⁺ショート領域２１、ゲート酸化膜２
２およびゲート電極２３を形成してｎＭＯＳを設け、さ
らに、ｎ⁺ショート領域２１とｐゲート領域３とを短絡
した構成である。そして、このサイリスタは、ターンオ
ン時にｐゲート領域３にゲート電流を注入する構成、あ
るいはｐゲート領域３上に絶縁膜を介して電極を設けて
その電極に電圧を印加することによって変位電流を流す
構成であってもよい。また、ターンオフ時に直接ゲート
電流を引き抜く構成であってもよい。

【００３２】

【発明の効果】半導体領域中に残っている蓄積キャリア
をターンオフ時に引き抜くためのＭＯＳトランジスタを
設けたので、ターンオフ時に蓄積キャリアが短時間で消
滅し、ターンオフ時間が短くなることによって高速スイ
ッチング動作が実現できる。また、上記ＭＯＳトランジ
スタを介して蓄積キャリアを引き抜くので、半導体装置
のオフ動作に係わる可制御電流が大きくなる。

【図面の簡単な説明】

【図１】本発明の半導体装置の一例であるサイリスタの
断面図である。

【図２】図１に示すサイリスタの各半導体領域の導電型
を反転させて形成したサイリスタの断面図である。

【図３】本発明の半導体装置をサイリスタに適用した場
合の要部の断面図である。

【図４】従来のカソードショート型のサイリスタの断面
図である。

【符号の説明】

１ｐ⁺アノード領域２ｎ^-ベース領域３ｐゲート領域４ｎ⁺カソード領域５ｐカソードショート領域６ゲート酸化膜７第１ゲート電極８シリコン酸化膜９カソード電極１０アノード電極２１ｎ⁺ショート領域２２ゲート酸化膜２３第２ゲート電極２４電極

Claims

【特許請求の範囲】

【請求項１】第１導電型の第１の半導体領域の表面部
に第２導電型の第２の半導体領域を形成し、該第２の半
導体領域内の表面部に第１導電型の第３及び第４の半導
体領域を互いに所定間隔を隔ててそれぞれ選択的に形成
し、上記第３及び第４の半導体領域の間の上記第２の半
導体領域の表面およびその近傍に第１の絶縁膜を形成
し、該第１の絶縁膜上に第１の電極を形成し、さらに上
記第２の半導体領域と上記第４の半導体領域とを電気的
に接続したことを特徴とする半導体装置。
【請求項２】上記第１の半導体領域と上記第３の半導
体領域との間の上記第２の半導体領域の表面およびその
近傍に第２の絶縁膜を形成し、該第２の絶縁膜上に第２
の電極を形成したことを特徴とする請求項１記載の半導
体装置。
【請求項３】上記第１の半導体領域の表面部に上記第
２の半導体領域から所定間隔を隔てて第２導電型の第５
の半導体領域を形成し、該第５の半導体領域と上記第２
の半導体領域との間の上記第１の半導体領域の表面およ
びその近傍に第３の絶縁膜を形成し、該第３の絶縁膜上
に第３の電極を形成し、さらに上記第３の半導体領域と
上記第５の半導体領域とを電気的に接続したことを特徴
とする請求項１記載の半導体装置。
【請求項４】第１導電型のベース領域の下面に第２導
電型のアノード領域を形成し、上記ベース領域の表面部
に第２導電型のゲート領域を形成し、該ゲート領域内の
表面部に第１導電型のカソード領域および第１導電型の
ショート領域とを互いに所定間隔を隔ててそれぞれ選択
的に形成し、上記カソード領域と上記ショート領域との
間の上記ゲート領域の表面およびその近傍に絶縁膜を形
成し、該絶縁膜上に電極を形成し、さらに上記ゲート領
域と上記ショート領域とを電気的に接続したことを特徴
とする半導体装置。
【請求項５】第１導電型のベース領域の下面に第２導
電型のアノード領域を形成し、上記ベース領域の表面部
に第２導電型のゲート領域および第２導電型のカソード
ショート領域とを互いに所定間隔を隔てて形成し、上記
ゲート領域内の表面部に第１導電型のカソード領域を選
択的に形成し、上記カソード領域の表面から上記ゲート
領域および上記ベース領域を跨ぐようにして上記カソー
ドショート領域の表面まで絶縁膜を形成し、該絶縁膜上
に第１のゲート電極を形成し、上記カソード領域と上記
カソードショート領域とを電気的に接続した半導体装置
において、上記ゲート領域内の表面部に上記カソード領域から所定
間隔を隔てて第１導電型のショート領域を選択的に形成
し、上記カソード領域と上記ショート領域との間の上記
ゲート領域の表面およびその近傍に絶縁膜を形成し、該
絶縁膜上に第２のゲート電極を形成し、さらに上記ゲー
ト領域と上記ショート領域とを電気的に接続したことを
特徴とする半導体装置。