JPH0435042A - バックアノテーション方法 - Google Patents
バックアノテーション方法Info
- Publication number
- JPH0435042A JPH0435042A JP2140025A JP14002590A JPH0435042A JP H0435042 A JPH0435042 A JP H0435042A JP 2140025 A JP2140025 A JP 2140025A JP 14002590 A JP14002590 A JP 14002590A JP H0435042 A JPH0435042 A JP H0435042A
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- JP
- Japan
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- circuit diagram
- parasitic element
- layout pattern
- diagram
- parasitic
- Prior art date
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- Pending
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Classifications
-
- C—CHEMISTRY; METALLURGY
- C03—GLASS; MINERAL OR SLAG WOOL
- C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
- C03C3/00—Glass compositions
- C03C3/04—Glass compositions containing silica
- C03C3/076—Glass compositions containing silica with 40% to 90% silica, by weight
- C03C3/089—Glass compositions containing silica with 40% to 90% silica, by weight containing boron
- C03C3/091—Glass compositions containing silica with 40% to 90% silica, by weight containing boron containing aluminium
Landscapes
- Chemical & Material Sciences (AREA)
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- Engineering & Computer Science (AREA)
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- General Chemical & Material Sciences (AREA)
- Geochemistry & Mineralogy (AREA)
- Materials Engineering (AREA)
- Organic Chemistry (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、ＬＳＩの回路設計、特に、そのバックアノ
テーション方法に関するものである。
テーション方法に関するものである。
［従来の技術］
第４図は、従来のバックアノテーション方式を説明する
ためのフローチャート図である。この第４図において、
（Ｓｌ）は、図形入力装置やキーボード（図示しない）
などを用いて、たとえば第５図に示されているレイアウ
トパターン図をコンピュータ（図示しない）に読み込む
ステップである。
ためのフローチャート図である。この第４図において、
（Ｓｌ）は、図形入力装置やキーボード（図示しない）
などを用いて、たとえば第５図に示されているレイアウ
トパターン図をコンピュータ（図示しない）に読み込む
ステップである。
なお、第５図中の（１ａ）および（１ｂ）は素子であり
、そして（２）は素子（１ａ）と素子（１ｂ）とを接続
する寄生素子である。（Ｓ２）は、レイアウトパターン
図中の寄生素子（２）を含む素子（ｌａ）、（ｌｂ）を
認識するステップ、（Ｓ３）は、寄生素子（２）の抵抗
や容量を表すパラメータを抽出するステップ、 そして
（Ｓ４）は、シミュレーション用のネットリストを生成
するステップである。
、そして（２）は素子（１ａ）と素子（１ｂ）とを接続
する寄生素子である。（Ｓ２）は、レイアウトパターン
図中の寄生素子（２）を含む素子（ｌａ）、（ｌｂ）を
認識するステップ、（Ｓ３）は、寄生素子（２）の抵抗
や容量を表すパラメータを抽出するステップ、 そして
（Ｓ４）は、シミュレーション用のネットリストを生成
するステップである。
従来のバックアノテーション方法では、レイアウトパタ
ーン図を読み込み、このレイアウトパターン図の中から
寄生素子を含む素子を認識し、寄生素子のサイズに基づ
いて寄生素子の抵抗や容量を表すパラメータを抽出し、
これらに基づいて、レイアウトパターン図からシミュレ
ーション用のネットリス１−を生成する。
ーン図を読み込み、このレイアウトパターン図の中から
寄生素子を含む素子を認識し、寄生素子のサイズに基づ
いて寄生素子の抵抗や容量を表すパラメータを抽出し、
これらに基づいて、レイアウトパターン図からシミュレ
ーション用のネットリス１−を生成する。
［発明が解決しようとする課題］
従来のバックアノテーション方法では、レイアウトパタ
ーン図のみに基づいてネットリストを生成しているので
、ネットリストは回路図に対応しておらず、回路図のど
の部分にどれくらいの寄生パラメータがあるのかわかり
にくいという問題点があった。
ーン図のみに基づいてネットリストを生成しているので
、ネットリストは回路図に対応しておらず、回路図のど
の部分にどれくらいの寄生パラメータがあるのかわかり
にくいという問題点があった。
この発明は、このような問題点を解決するためになされ
たものであり、抽出した寄生素子を回路図に配置するこ
とができるバックアノテーション方法を得ることを目的
とする。
たものであり、抽出した寄生素子を回路図に配置するこ
とができるバックアノテーション方法を得ることを目的
とする。
［課題を解決するための手段］
この発明に係るバックアノテーション方法は、レイアウ
トパターン図と回路図を読み込んで、それらの接続関係
を比較するステップ；上記レイアウトパターン図から抽
出された寄生素子を上記回路図に配置するステップ；お
よび、上記寄生素子が配置された回路図に基づいてシミ
ュレーション用のネットリストを生成するステップ；を
含むものである。
トパターン図と回路図を読み込んで、それらの接続関係
を比較するステップ；上記レイアウトパターン図から抽
出された寄生素子を上記回路図に配置するステップ；お
よび、上記寄生素子が配置された回路図に基づいてシミ
ュレーション用のネットリストを生成するステップ；を
含むものである。
［作用コ
この発明においては、レイアウトパターン図上の寄生素
子が回路図に配置され、この回路図に基づいてシミュレ
ーション用のネットリストが生成される。
子が回路図に配置され、この回路図に基づいてシミュレ
ーション用のネットリストが生成される。
［実施例］
以下、この発明の一実施例を図について説明する。
第１図は、この発明のバックアノテーション方法の一実
施例を説明するためのフローチャー１・図である。この
第１図において、ステップ（Ｓｌ）〜ステップ（Ｓ３）
は、第４図の従来方法におけるものと同じであるので、
ここでは説明を省略する。（Ｓ５）は、第５図のレイア
ウトパターン図に対応し、かつ、第２図に示された回路
図を読み込むステップである。なお、第２図中の（１ａ
Ａ）（１ｂＡ）は素子（ｌａ）、（ｌｂ）の具体例とし
ての抵抗であり、そして（３）は（１ａＡ）と（１ｂＡ
）を接続する配線である。（Ｓ６）は、レイアウトパタ
ーン図と回路図の接続関係を接続関係を比較するステッ
プ、（Ｓ７）は、ステップ（Ｓ２）で認識され、がっ、
ステップ（Ｓ３）で抽出されなた寄生素子（２Ａ）を第
３図に示すように回路図に配置するステップ、（Ｓ４Ａ
）は、回路図に基づいてシミュレーション用のネットリ
ストを生成するステップである。
施例を説明するためのフローチャー１・図である。この
第１図において、ステップ（Ｓｌ）〜ステップ（Ｓ３）
は、第４図の従来方法におけるものと同じであるので、
ここでは説明を省略する。（Ｓ５）は、第５図のレイア
ウトパターン図に対応し、かつ、第２図に示された回路
図を読み込むステップである。なお、第２図中の（１ａ
Ａ）（１ｂＡ）は素子（ｌａ）、（ｌｂ）の具体例とし
ての抵抗であり、そして（３）は（１ａＡ）と（１ｂＡ
）を接続する配線である。（Ｓ６）は、レイアウトパタ
ーン図と回路図の接続関係を接続関係を比較するステッ
プ、（Ｓ７）は、ステップ（Ｓ２）で認識され、がっ、
ステップ（Ｓ３）で抽出されなた寄生素子（２Ａ）を第
３図に示すように回路図に配置するステップ、（Ｓ４Ａ
）は、回路図に基づいてシミュレーション用のネットリ
ストを生成するステップである。
次に、この発明のバックアノテーション方法について説
明する。
明する。
まず、従来方法と同様にして、レイアウトパターン図を
読み込む。このレイアウトパターン図の一部分に、たと
えば第５図のようなレイアウトパターンが存在するとす
る。次に、素子（ｌａ）。
読み込む。このレイアウトパターン図の一部分に、たと
えば第５図のようなレイアウトパターンが存在するとす
る。次に、素子（ｌａ）。
（１ｂ）および寄生素子（２）などが存在することを認
識し、寄生素子（２）のサイズに基づいて寄生素子（２
）の抵抗や容量を表すパラメータを抽出する。なお、寄
生素子（２）のパラメータは０．２Ω、２．５ｐＦであ
るとする。次に、回路図を読み込み、その接続関係とレ
イアウトパターン図の接続関係と回路図上の接続関係と
を比較し、回路図上での寄生素子の配置位置を求め、た
とえば第３図のように、回路図上の求めた位置に０．２
Ω、２．５１：ＩＦの寄生素子（２Ａ）を配置する。そ
して、この寄生素子（２Ａ〉が配置された回路図に基づ
いてシミュレーション用のネットリストを生成する。
識し、寄生素子（２）のサイズに基づいて寄生素子（２
）の抵抗や容量を表すパラメータを抽出する。なお、寄
生素子（２）のパラメータは０．２Ω、２．５ｐＦであ
るとする。次に、回路図を読み込み、その接続関係とレ
イアウトパターン図の接続関係と回路図上の接続関係と
を比較し、回路図上での寄生素子の配置位置を求め、た
とえば第３図のように、回路図上の求めた位置に０．２
Ω、２．５１：ＩＦの寄生素子（２Ａ）を配置する。そ
して、この寄生素子（２Ａ〉が配置された回路図に基づ
いてシミュレーション用のネットリストを生成する。
なお、上記実施例は、レイアウトパターン図上のすべて
の寄生素子のパラメータが抽出される場合について説明
したが、回路図上の一部分を指定して、それに対応する
、レイアウトパターン図上の部分に存在する寄生素子を
抽出するようにしも同様の効果を奏する。
の寄生素子のパラメータが抽出される場合について説明
したが、回路図上の一部分を指定して、それに対応する
、レイアウトパターン図上の部分に存在する寄生素子を
抽出するようにしも同様の効果を奏する。
［発明の効果］
以上詳しく説明したとおり、この発明は、レイアウトパ
ターン図と回路図を読み込んで、それらの接続関係を比
較するステップ；上記レイアウトパターン図から抽出し
た寄生素子を上記回路図に配置するステップ；および、
上記寄生素子が配置された回路図に基づいてシミュレー
ション用のネットリストを生成するステップ；を含むの
で、どんなパラメータの寄生・素子が回路図のどこにあ
るのかわかりやすく、シミュレーション結果の解析期間
が短縮されるという効果を奏する。
ターン図と回路図を読み込んで、それらの接続関係を比
較するステップ；上記レイアウトパターン図から抽出し
た寄生素子を上記回路図に配置するステップ；および、
上記寄生素子が配置された回路図に基づいてシミュレー
ション用のネットリストを生成するステップ；を含むの
で、どんなパラメータの寄生・素子が回路図のどこにあ
るのかわかりやすく、シミュレーション結果の解析期間
が短縮されるという効果を奏する。
第１図はこの発明の一実施例を説明するためのフローチ
ャー１〜図、第２図および第３図は、上記実施例を説明
するために具体的な例を示した図、第４図は従来のバッ
クアノテーション方法を説明するためのフローチャー１
−図、第５図はレイアラ１〜パターフ図の−・例を示す
図である。 図において、 （ｌａ）、（ｌｂ）は素子、 （２）、（２ａ）は寄生素子、 （］ａＡ）、（］ｂＡ）は抵抗、 である。 尚、図中の同一符号は同一または相当部分を示す。
ャー１〜図、第２図および第３図は、上記実施例を説明
するために具体的な例を示した図、第４図は従来のバッ
クアノテーション方法を説明するためのフローチャー１
−図、第５図はレイアラ１〜パターフ図の−・例を示す
図である。 図において、 （ｌａ）、（ｌｂ）は素子、 （２）、（２ａ）は寄生素子、 （］ａＡ）、（］ｂＡ）は抵抗、 である。 尚、図中の同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 レイアウトパターン図と回路図を読み込んで、それら
の接続関係を比較するステップ； 上記レイアウトパターン図から抽出した寄生素子を上記
回路図に配置するステップ；および、上記寄生素子が配
置された回路図に基づいてシミュレーション用のネット
リストを生成するステップ；を含むことを特徴とするバ
ックアノテーション方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2140025A JPH0435042A (ja) | 1990-05-31 | 1990-05-31 | バックアノテーション方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2140025A JPH0435042A (ja) | 1990-05-31 | 1990-05-31 | バックアノテーション方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0435042A true JPH0435042A (ja) | 1992-02-05 |
Family
ID=15259199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2140025A Pending JPH0435042A (ja) | 1990-05-31 | 1990-05-31 | バックアノテーション方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0435042A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5687088A (en) * | 1993-05-19 | 1997-11-11 | Matsushita Electric Industrial Co., Ltd. | Net list for use in logic simulation and back annotation method of feedbacking delay information obtained through layout design to logic simulation |
-
1990
- 1990-05-31 JP JP2140025A patent/JPH0435042A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5687088A (en) * | 1993-05-19 | 1997-11-11 | Matsushita Electric Industrial Co., Ltd. | Net list for use in logic simulation and back annotation method of feedbacking delay information obtained through layout design to logic simulation |
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