JPH0435120A

JPH0435120A - プログラマブル・ロジック・アレイ回路

Info

Publication number: JPH0435120A
Application number: JP2135619A
Authority: JP
Inventors: Masakazu Amauchi; 天内　正和
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-05-25
Filing date: 1990-05-25
Publication date: 1992-02-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、ＭＯＳＦＥＴ等による並列マトリクス回路か
ら構成されたプログラマブル・ロジック・アレイ（ＰＬ
Ａ）回路に関する。

［従来の技術］ＰＬＡ回路は、基本的には第６図（ａ）に示すように、
ＡＮＤゲート１とＯＲゲート２との組合せにより構成さ
れる。しかし、実際の回路では、ＡＮＤゲート１及びＯ
Ｒゲート２が構成し難いため、例えば第６図（ｂ）に示
すように、インバータ５を入力側に配置したＮＯＲゲー
ト６でＡＮＤゲートを構成すると共に、インバータ８を
出力側に配置したＮＯＲゲート７でＯＲゲートを構成す
るようにしている。ここで、２点鎖線で囲まれたＮＯＲ
ゲート６の部分及び点線で囲まれたＮＯＲゲート７の部
分は、夫々ＡＮＤ平面９及びＯＲ平面１０と呼ばれてい
る。

第７図は、このように構成されたＰＬＡ回路の詳細構成
を示す図である。

入力信号１１１１２１　・・・、■、、をＡＮＤ平而平
定９入する複数の入力線１１．．１１□、・・・、１１
□及び上記入力信号１１〜■。のインバータ５８，５゜
、・・・＋５ｎによる反転信号をＡＮＤ平而平定９入す
る複数の反転入力線１２．．１２゜。

・・・、１２．１は、夫々複数のＮチャネルＭＯ８ＦＥ
Ｔ１３のゲートに選択的に接続されている。これらのＮ
チャネルＭＯ８ＦＥＴ１３は、複数の出力線１４．．１
４゜、１４３．・・・、１４にと接地端子との間に並列
接続されて並列マトリクス回路を構成している。また、
出力線１４□〜１４にの一端は、ＰチャネルＭＯ８ＦＥ
Ｔ１５を介して電源端子に接続されている。Ｐチャネル
ＭＯ８ＦＥＴ１５は、そのゲートが接地され、常時オン
状態となって出力線１４１〜１４ｋに電荷を供給する負
荷回路を構成している。このように、ＡＮＤ平而平定９
ＰチャネルＭＯ８ＦＥＴ１５とＮチャネルＭＯ８ＦＥＴ
１３とを出力線１４□〜１４ｋを介して接続したレシオ
型ＮＯＲ回路によって構成されている。

また、ＯＲ平面１０もこれと略同様のレシオ型ＮＯＲ回
路によって構成されている。即ち、ＡＮＤ平面９の出力
線１４□〜１４１１に接続されたＯＲ平面１０の入力線
２１．．２１゜、・・・、２１□を介してＯＲ平面１０
に入力される積項出力Ｐ　１　＋Ｐ２　＋　ＰＦＩ　＋
　・・・　ｐｋは、夫々複数のＮチャネルＭＯ８ＦＥＴ
２２のゲートに選択的に入力されている。これらのＮチ
ャネルＭＯ８ＦＥＴ２２は、複数の出力線２３．．２３
□、・・・、２３□と接地端子との間に並列接続されて
並列マ）　ＩＪクス回路を構成している。また、出力線
２３１〜２３□の一端は、ＰチャネルＭＯ８ＦＥＴ２４
を介して電源端子に接続されている。ＰチャネルＭＯ８
ＦＥＴ２４は、そのゲートが接地され、常時オン状態と
なって出力線２３１〜２３□に電荷を供給する負荷回路
を構成している。

ＯＲ平面１０から出力線２３１〜２３□を介して出力さ
れた出力信号ＯＰＩ＋　Ｏｐ２＋　・・・＋Ｏｐｍは、
インバータ８□、８□、・・・＋８ｍによって反転され
、出力信号０１，０゜、・・・＋０ｍとして出力される
ようになっている。

第８図は、このＰＬＡ回路の動作を示すタイミング図で
ある。

なお、ここては積項出力Ｐ、について着目する。

いま、入力信号■１〜Ｉｎが、■、＝　ＩＩＬルベル、
工２＝“Ｌ゛レベル・・・　■□＝“Ｈ”レベルである
とし、出力線１４１に接続されたＮチャネルＭＯ８ＦＥ
Ｔ１３が全てオフ状態になると、出力線１４１は、常時
オン状態のＰチャネルＭＯ８ＦＥＴ１５によってチャー
ジされるので、積項出力Ｐ　ｒは“ＨＩ＋レベルになる
。ＯＲ平面１０に、この積項出力Ｐ１を受けるＮチャネ
ルＭＯ８ＦＥＴ２２があると、そのＮチャネルＭＯ８Ｆ
ＥＴ２２がオン状態となり、そのＮチャネルＭＯＳ　Ｆ
　ＥＴ２２が接続された出力線２３□、・・・、２３．
、、では、ＰチャネルＭＯ８ＦＥＴ２４によりチャージ
されていた電荷がディスチャージされることになるので
、出力信号ｏ　ＰＩ＋　・・・＋Ｏｐｍは＋１　Ｌ　１
１レベル、出力信号０１＋・・・ＩＯＩ’ｌｌはＩＩＨ
”ルベルになる。

一方、入力信号１１〜Ｉ、、、の値が１つでも上記と異
なる場合には、出力線１４□に接続された何れかのＮチ
ャネルＭＯ８ＦＥＴ１３がオン状態となるため、Ｐチャ
ネルＭＯ８ＦＥＴ１５によってチャージされていた出力
線１４１上の電荷がディスチャージされ、積項出力Ｐ、
は“Ｌ′”レベルになる。ここで、例えばＯＲ平面１０
内の出力線２３１に接続された全てのＮチャネルＭＯ８
ＦＥＴ２２のゲートにつながるＡＮＤ平而平定９力線１
４１〜１４□のレベルが“Ｌ”レベルになると、出力信
号ｏｐｓのレベルは゛Ｈ″レベルになり、出力信号０１
のレベルは！ＩＬ”レベルになる。

［発明が解決しようとする課題］しかしながら、上述した従来のプログラマブル・ロジッ
ク・アレイ回路では、ＡＮＤ平而平定９力線１４に接続
されたＮチャネルＭＯ３ＦＥＴ１３が全てオン状態とな
った場合でも、出力線１４（積項出力Ｐ１〜Ｐ□）のレ
ベルは、常時オンのＰチャネルＭＯ８ＦＥＴ１５とＮチ
ャネルＭＯ８Ｆ’ＥＴ１３とのオン抵抗の比によって決
定されるため、第８図に示すように、完全なＯＶにはな
らない。

また、一般に、Ｎチャネル間Ｏ８ＦＥＴの１゜Ｖｃ特性
は、第９図に示すようになっており、ゲート電圧（Ｖ、
）がしきい値電圧（Ｖ７）以下でも微少電流が流れる。

これを弱反転電流と称する。従来のＰＬＡ回路では、前
述したように、積項出力Ｐ１〜Ｐｋの電圧レベルがＯＶ
にならないため、ＯＲ平而面０内のＮチャネルＭＯ８Ｆ
ＥＴ２２の入力信号が“Ｌ′”レベルの場合でも、Ｎチ
ャネルＭＯ３ＦＥＴ２２のソースのドレイン電極間には
、１μＡ程度の弱反転電流が流れてしまう。

一方ＰＬＡ回路は、益々大規模化する傾向にあり、ＯＲ
平面１０の１本の出力線２３に接続されるＮチャネルＭ
Ｏ８ＦＥ、Ｔ２２の数も増加している。従って、１つの
ＮチャネルＭＯ８ＦＥＴ２２に流れる弱反転電流は１μ
Ａと僅かでも、積項数が例えば１００であれば、１本の
出力線２３に流れる電流値は、最大１０ＣＩＡにも達し
、第８図における点線で示すように、出力信号Ｏｐ＋”
Ｏｐｍのレベルが無視できないレベルまで低下して、最
悪の場合には、出力線２３のレベルがインバータ８のし
きい値レベル以下となって回路の誤動作を招くという問
題点がある。

しかも、ＯＲ平面１０の出力信号ＯＰＩ〜Ｏｐ、、ｌの
レベルがインバータ８のしきい値レベル近くまで低下す
ると、インバータ８を構成するＰチャネル間Ｏ８ＦＥＴ
及びＮチャネル間Ｏ８ＦＥＴが共にオン状態となり、貫
通電流が流れてしまうので、消費電力が増大するという
問題点もある。

また、ここでＡＮＤ平面９の出力線１４とＯＲ平面１０
の入力線２１とはつながっているので、これを積項線と
呼ぶことにすると、この積項線の反転スピードは、ＡＮ
Ｄ平面９中の上記積項線を充放電するＦＥＴ１３，１５
に流れる電流と、ＦＥＴ１３．１５及び積項線の寄生容
量と、ＯＲ平面１０の入力容量とによって決定される。

従って、出力数ｍが増えると、ＯＲ平面の入力容量が大
きくなるので、積項線の反転スピードが遅くなり、結局
、応答速度が低下して、第８図に示した応答の遅れＤが
無視できない大きさになるという問題点があった。

本発明はかかる問題点に鑑みてなされたものであって、
誤動作の発生防止、消費電力の低減及び応答速度の向上
を図ることができるプログラマブル・ロジック・アレイ
回路を提供することを目的とする。

［課題を解決するための手段］本発明に係るプログラマブル・ロジック・アレイ回路は
、複数本の第１の入力線を介して入力される入力信号に
よって導通制御され第１の電源端子と複数本の第１の出
力線との間に夫々並列に接続された第１のトランジスタ
からなる第１の並列マトリクス回路及び前記複数の第１
の出力線と第２の電源端子との間に夫々接続され前記第
１のトランジスタとは逆導電型の第２のトランジスタか
らなる第１の負荷回路を備えた第１の論理回路部と、複
数本の第２の入力線を介して入力される前記第１の論理
回路部からの出力信号によって導通制御され第３の電源
端子と複数本の第２の出力線との間に夫々並列接続され
た第３のトランジスタからなる第２の並列マトリクス回
路及び前記複数の第２の出力線と第４の電源端子との間
に夫々接続され前記第３のトランジスタとは逆導電型の
第４のトランジスタからなる第２の負荷回路を備えた第
２の論理回路部とを有するプログラマブル・ロジック拳
アレイ回路において、前記第１の論理回路部の第１の出
力線と、前記第２の論理回路部の第２の入力線との間に
、少なくとも１段のインバータ回路を接続したことを特
徴とする。

［作用］本発明によれば、第１の論理回路部と第２の論理回路部
との間に、少なくとも１段のインバータ回路が接続され
ているので、第１の論理回路部の出力レベルが完全なＯ
レベルにならない場合でも、インバータを介した出力は
、ＯＶから電源電圧までのフルレンジで振幅する。この
ため、後段に配置された第２の論理回路部を構成する第
２の並列マ）　ＩＪクス回路に流れる弱反転電流は従来
に比べて大幅に抑制されることになる。

従って、本発明によれば、第２の論理回路部の出力レベ
ルがその後段のインバータ回路のしきい値レベル近傍に
なることを防止することができ、誤動作の発生と、イン
バータ回路の貫通電流の低減とを図ることができる。

更に、本発明によれば、第１の論理回路部の第１の出力
線と第２の論理回路部の第２の入力線との間に、少なく
とも１段のインバータ回路が接続され、これにより第１
及び第２の論理回路部が分離されるので、第１の論理回
路部の出力側の負荷容量が大幅に軽減され、回路の応答
速度が向上する。

［実施例コ以下、添付の図面に基づいて本発明の実施例について説
明する。

第１図は、本発明の第１の実施例に係るＰＬＡ回路の構
成を示す回路図である。なお、この第１図において、第
７図に示した従来回路と同一部分には、同一符号を付し
、重複する部分の説明を省略する。

この第１の実施例の回路は、第７図に示した従来回路と
同様に、ＡＮＤ平而９面びＯＲ平面１゜カレシオ型ＮＯ
Ｒ回路によって構成されたもので、従来の回路と異なる
点は、ＡＮＤ平面９の出力線１４、．１４２，１４３．
　・・・、１４にと、ＯＲ平面１０の入力線２１□、２
１゜、２１３．・・・、２１にとの間に、夫々インバー
タ３１□、３１゜。

３１３、・・・、３１１及びインバータ３２１゜３２２
．３２３．・・・、３２．を縦続接続してなるバッファ
回路を接続した点にある。

第２図は、このＰＬＡ回路の動作を示すタイミング図で
ある。

いま、積項出力Ｐ１に着目する。■、　＝　＋１　Ｌ　
ＩＩレベル、Ｉ２＝“Ｌ　１ルベル、・・・、■。＝　
１１　ＨＩＩレレベテ、出力線１４．に接続されたＮチ
ャネル間Ｏ８ＦＥＴ１３が全てオフ状態になると、出力
線１４１は、常時オン状態のＰチャネルＭ　ＯＳ　Ｆ。

ＥＴ１５によってチャージされるので、積項出力Ｐ１は
“Ｈ゛レベルなり、インバータ３２１からの積項出力Ｐ
ｐ□も“Ｈ゛レベルなる。ＯＲ平面１０に、この積項出
力ｐｐｔを受けるＮチャネルＭＯ８ＦＥＴ２２があると
、そのＮチャネルＭＯ８ＦＥＴ２２がオン状態となり、
そのＮチャネルＭＯ８ＦＥＴ２２が接続された出力線２
３８．・・・２３ｍでは、Ｐチャネル間Ｏ８ＦＥＴ２４
によりチャージされていた電荷がディスチャージされる
ことになるので、出力信号ＯｐＨ・・・＋Ｏｐｍは＋１
　Ｉ、　ＩＩレベル、出力信号Ｏ８，・・・、Ｏ□は′
Ｈ”°レベルになる。

入力信号■、〜Ｉゎの値が１つでも変化すると、出力線
１４１に接続された何れかのＮチャネル間Ｏ８ＦＥＴ１
３がオン状態となるため、ＰチャネルＭＯ８ＦＥＴ１５
によってチャージされていた出力線１４．上の電荷がデ
ィスチャージされ、積項出力Ｐ、は“′Ｌ゛レベルに変
化する。更に、この積項出力Ｐ１を受けるバッファ回路
により、積項出力ＰＰＩも′Ｌ”レベルに変化する。こ
こで、積項出力Ｐ１は、ＡＮＤ平面９がレシオ型ＮＯＲ
回路であるために、Ｏｖになることはないが、これに２
段のインバータ３１＋、３２ｔを介した積項出力Ｐ２□
は、略Ｏｖまで低下する。そこで、例えばＯＲ平面１０
内の出力線２３１に接続された全てのＮチャネルＭＯ８
ＦＥＴ２２のゲートに入力される積項出力Ｐｐ□＋　Ｐ
Ｐ２１　ＰＰ３１・・・がＩＩＬ”レベルになると、Ｐ
チャネル間Ｏ８ＦＥＴ２４を介して出力線２３□がチャ
ージされるので、出力信号ＯｐＩのレベルは＋１　Ｈ１
ルベルになり、出力信号Ｏ８のレベルは＋１　Ｌ　１１
レベルになる。

このように、本実施例に係るＰＬＡ回路によれば、積項
出力ＰＰＩ”’ＰＰｋをＯｖから電源電圧Ｖ。０までフ
ルレンジで変化させることができるので、後段に配置さ
れたＯＲ平面１ｏのＮチャネルＭＯ８ＦＥＴ２２に流れ
る弱反転電流を大幅に低減させることができる。例えば
、積項数を１ｏｏとすると、従来例ではＯＲ平面１０に
おいて最大１゜０μＡの弱反転電流が発生したが、本実
施例の回路によれば、これを数万分の−に抑制すること
ができる。

このことから、ＯＲ平面１０内の出力線２３、〜２３．
．．のＩＩＨ′ルベルの低下も防止することができ、イ
ンバータ８１〜８．、ｌの貫通電流も大幅に抑制される
ので、消費電力も低減することができる。

また、ＡＮＤ平面９の出力線１４、〜１４８と、ＯＲ平
面１０の入力線２３１〜２３にとは、バッファ回路を介
して接続されているので、ＡＮＤ平面９の出力側の負荷
容量を軽減して応答速度を大幅に高めることができる。

第３図は、本発明の第２の実施例に係るＰＬＡ回路の構
成を示す回路図である。なお、第３図において、第１図
に示した第１の実施例と同一部分には、同一符号を付し
、重複する部分の説明を省略する。

この第２の実施例の回路が、第１の実施例の回路と異な
る点は、ＡＮＤ平面４１がレシオ型ＮＡＮＤ回路で構成
されている点と、ＡＮＤ平面４１とＯＲ平面１０との間
に接続されたインバータ４２、．４２゜、４２３．・・
・、４２ｋが１段である点である。

即ち、入力信号１１＋Ｉ２＋・・・Ｉ　　Ｉｌ’ｌをＡ
ＮＤ平面４１に導入する複数の入力線１１ｔ、１１゜。

・・・、１１．及び上記入力信号１１〜Ｉ０のインバー
タ５８，５゜、・・・、５．、による反転信号をＡＮＤ
平面４１に導入する複数の反転入力線１２．。

１２□、・・・、１２ｎは、夫々複数のＰチャネル間Ｏ
８ＦＥＴ４３のゲートに選択的に接続されている。これ
らのＰチャネル間Ｏ８ＦＥＴ４３は、複数の出力線１４
□、１４゜、１４３．・・・、１４にと電源端子との間
に並列接続されて並列マトリクス回路を構成している。

また、出力線１４１〜１４にの一端は、ＮチャネルＭＯ
８ＦＥＴ４５を介して接地端子に接続されている。Ｎチ
ャネルＭＯ８ＦＥＴ４５は、そのゲートが電源端子に接
続され、常時オン状態となって出力線１４１〜１４ｋに
電荷を供給する負荷回路を構成している。

この実施例においても、ＡＮＤ平而４面の出力線１４．
〜１４にとＯＲ平面１０の入力線２１□〜２１にとの間
にインバータ４２□〜４２ｋが接続されているので、先
の実施例と同様、弱反転電流による回路の誤動作防止、
貫通電流の低減及び応答速度の向上を図ることができる
。

また、この実施例においては、ＡＮＤ平面４１をレシオ
型ＮＡＮＤ回路によって構成しているので、このＡＮＤ
平面４１と先の実施例におけるＡＮＤ平面９とに同一の
入力信号Ｉ□〜１．を入力した場合、ＡＮＤ平面４１か
らの積項出力Ｐ１〜Ｐｋは、先の実施例におけるＡＮＤ
平面９の出力を丁度反転させた出力となる。このため、
先の実施例では、２段必要であったインバータ３１，３
２が、この実施例では１段で済むことになり、その分だ
け回路全体の面積を小さくすることができるという効果
を奏する。

第４図は、本発明の第３の実施例に係るＰＬＡ回路の構
成を示す回路図である。なお、第４図において、第１図
及び第３図に示した第１及び第２の実施例と同一部分に
は、同一符号を付し、重複する部分の説明を省略する。

この第３の実施例の回路が、第１及び第２の実施例と異
なる点は、ＡＮＤ平面５１及びＯＲ平面５２が、レシオ
型回路ではなく、夫々ダイナミック型ＮＡＮＤ回路及び
ダイナミック型ＮＯＲ回路で構成されている点にある。

即ち、ＡＮＤ平而５面の出力線１４．〜１４にの一端は
、ＮチャネルＭＯ８ＦＥＴ５３を介して接地されると共
に、ＰチャネルＭＯ８ＦＥＴ５４を介して電源端子に接
続されている。そして、これらのＦＥＴ５３，５４のゲ
ートには、プリチャージ信号φ２が供給されている。

また、ＯＲ平面５２の出力線２３□〜２３□の一端は、
ＰチャネルＭＯ８ＦＥＴ５５を介して電源端子に接続さ
れている。そして、このＦＥＴ５５のゲートには、プリ
チャージ信号φ２が供給されている。

第５図は、この実施例の回路の動作を示すタイミング図
である。

プリチャージ信号■２が“′Ｈルベルのとき（サンプリ
ング期間）、入力信号工、〜■□が、ＡＮＤ平而５面の
例えば出力線１４１に接続されたＰチャネルＭＯ８ＦＥ
Ｔ４３を全てオフ状態にするものであるとすると、Ｎチ
ャネルＭＯ８Ｆ”ＥＴ５３はオン状態であるから、積項
出力Ｐ、は、Ｌｏ”レベルになる。従って、インバータ
４２＋の出力Ｐｐ□は＋１　ＨＩ＋レベルとなり、ＯＲ
平面５２の出力線２３．上に、この信号を受けるＮチャ
ネルＭＯ８Ｆ’ＥＴ２２があれば、そのＦ’ＥＴ２２が
オン状態になることにより、出力信号０，１は“Ｌ”レ
ベルに、また、出力信号０１は“Ｈ゛レヘルニ保れる。

続いてプリチャージ信号φ２が１１８１１レヘルカら“
′Ｌ゛ルベルに変化すると、ＮチャネルＭＯ８ＦＥＴ５
３がオフ状態、ＰチャネルＭＯ８ＦＥＴ５４がオン状態
となるので、出力線１４１〜１４８が入力信号工１〜■
□に拘らずプリチャージされ、積項出力Ｐ１〜Ｐｋは　
ＩＩ　Ｈ１１レベルへと変化する。従って、インバータ
４２１〜４２□の出力は゛′Ｌルベルへと変化するので
、ＯＲ平面５２のＮチャネルＭＯ８ＦＥＴ２２は全てオ
フ状態となり、ＰチャネルＭＯ８ＦＥＴ５５を介して出
力線２３１〜２３ｍがプリチャージされる。

これにより、出力信号Ｏｐ□〜Ｏｐｍは“ｌ　Ｈｌ“レ
ベルへと変化し、出力信号０１〜Ｏｍは“Ｌ　Ｉ＋レベ
ルへと変化する。このプリチャージ期間に入力信号１１
〜Ｉｎが変化する。

次に、プリチャージ信号φ２が“Ｌ”レベルカら１１８
１１レベルへと変化すると、再びＮチャネルＭＯ８ＦＥ
Ｔ５３がオン状態、ＰチャネルＭＯ８ＦＥＴ５４がオフ
状態となるので、出力線１４１〜１４１１のうち、入力
信号１１〜１．によって全てのＰチャネルＭＯ８ＦＥＴ
４３がオフ状態にされた出力線１４はディスチャージさ
れ、その積項出力力“ｌ　ＨＩルベルから“ｉ　Ｌ　＋
”レベルへと変化する。従って、この信号を受けるイン
バータ４２の出カバ“′Ｌ”レベルから“Ｈ”レベルへ
と変化する。ＯＲ平面５２上にこの信号を受けるＮチャ
ネルＭＯ８ＦＥＴ２２があると、このＦ’ＥＴ２２がオ
ン状態となり、ＦＥＴ２２を介して出力線２３がディス
チャージされ、出力信−号ＯｐＩが“ＨＩＩレベルから
“Ｌ　１１レベルへと変化し、出力信号０１が“Ｌ”レ
ベルから“Ｈ”レベルへと変化する。

この回路によれば、前述した本発明の効果の他、サンプ
リング期間において、ＯＲ平面５２のプリチャージ用に
設けたＰチャネルＭＯ８ＦＥＴ５５がオフ状態になるた
め、出力線２３、〜２３ｍに蓄積された電荷がディスチ
ャージされる際には、他からの電荷供給が断たれてレシ
オ型回路で構成した場合よりも、ディスチャージ期間を
短くすることができる。このため、第５図に示すように
、応答の遅れＤを先の実施例よりも更に短縮することが
でき、回路の高速化を図ることができる。

また、この回路によれば、プリチャージ期間において、
ＡＮＤ平而５面の全ての出力線１４１〜１４□が“Ｈ”
レベルにプリチャージされるため、入力信号１１〜工。

の如何に拘らず、ＡＮＤ平面５１の並列マトリクス回路
を構成するＰチャネルＭＯ８ＦＥＴ４３に貫通電流が流
れない。更に、プリチャージ期間では、ＯＲ平面５２の
全ての入力線２１１〜２１□が“Ｌ゛レベル固定される
ので、ＯＲ平面５２の並列マ）　ＩＪクス回路を構成す
るＮチャネルＭＯ８ＦＥＴ２２にも貫通電流が流れない
。従って、この実施例によれば、レシオ型回路を使用し
たものよりも更に低消費電力のＰＬＡ回路を提供するこ
とができる。

［発明の効果コ以上述べたように、本発明によれば、第１の論理回路部
と第２の論理回路部との間に、少なくとも１段のインバ
ータ回路が接続されているので、第１の論理回路部の出
力レベルが完全なＯレベルにならない場合でも、インバ
ータを介した出力は、Ｏ■から電源電圧までのフルレン
ジで変化し、第２の論理回路部を構成する第２の並列マ
トリクス回路に流れる弱反転電流を大幅に抑制すること
ができる。

従って、本発明によれば、回路の誤動作と消費電力の低
減とを図ることができる。

また、本発明によれば、第１の論理回路部の第１の出力
線と第２の論理回路部の第２の入力線との間に接続され
た少なくとも１段のインバータ回路によって第１及び第
２の論理回路部が分離されるので、第１の論理回路部の
出力側の負荷容量を大幅に軽減することができ、回路の
応答速度を向上させることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るＰＬＡ回路の回路
図、第２図は同回路の動作を示すタイミング図、第３図
は本発明の第２の実施例に係るＰＬＡ回路の回路図、第
４図は本発明の第３の実施例に係るＰＬＡ回路の回路図
、第５図は同回路のタイミング図、第６図は従来のＰＬ
Ａ回路の基本構成を模式的に示すブロック図、第７図は
従来のＰＬＡ回路の回路図、第８図は同回路の動作を示
すタイミング図、第９図は同回路に使用されるＮチャネ
ルＭＯ８Ｉｉ’ＥＴの特性を示すグラフ図である。１；ＡＮＤゲート、２；ＯＲゲート、５．５゜〜５□　
、　　８．　８．　〜８□　、　３１□　〜３　１　、
、　　。

Claims

【特許請求の範囲】

（１）複数本の第１の入力線を介して入力される入力信
号によって導通制御され第１の電源端子と複数本の第１
の出力線との間に夫々並列に接続された第１のトランジ
スタからなる第１の並列マトリクス回路及び前記複数の
第１の出力線と第２の電源端子との間に夫々接続され前
記第１のトランジスタとは逆導電型の第２のトランジス
タからなる第１の負荷回路を備えた第１の論理回路部と
、複数本の第２の入力線を介して入力される前記第１の
論理回路部からの出力信号によって導通制御され第３の
電源端子と複数本の第２の出力線との間に夫々並列接続
された第３のトランジスタからなる第２の並列マトリク
ス回路及び前記複数の第２の出力線と第４の電源端子と
の間に夫々接続され前記第３のトランジスタとは逆導電
型の第４のトランジスタからなる第２の負荷回路を備え
た第２の論理回路部とを有するプログラマブル・ロジッ
ク・アレイ回路において、前記第１の論理回路部の第１
の出力線と、前記第２の論理回路部の第２の入力線との
間に、少なくとも１段のインバータ回路を接続したこと
を特徴とするプログラマブル・ロジック・アレイ回路。