JPH04352354A - Ｗｓｉチップのｌｓｉコンポーネント - Google Patents
ＷｓｉチップのｌｓｉコンポーネントInfo
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- JPH04352354A JPH04352354A JP3124360A JP12436091A JPH04352354A JP H04352354 A JPH04352354 A JP H04352354A JP 3124360 A JP3124360 A JP 3124360A JP 12436091 A JP12436091 A JP 12436091A JP H04352354 A JPH04352354 A JP H04352354A
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- Japan
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- lsi
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- chip
- components
- circuits
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Links
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ウェーハ・スケール・
インテグレーション（Ｗａｆｅｒ Ｓｃａｌｅ Ｉ
ｎｔｅｇｒａｔｉｏｎ：以下ＷＳＩと言う）技術におけ
るＬＳＩコンポーネントの形状に関する。
インテグレーション（Ｗａｆｅｒ Ｓｃａｌｅ Ｉ
ｎｔｅｇｒａｔｉｏｎ：以下ＷＳＩと言う）技術におけ
るＬＳＩコンポーネントの形状に関する。
【０００２】
【従来の技術】ＷＳＩ ｃｈｉｐは、トランジスタ基
本構成回路、ＲＯＭ，ＲＡＭ等のメモリ回路を複数接続
した、繰返し論理回路やメモリ回路を含むコンポーネン
トを１枚のウェーハに大規模に回路集積化し、各列間に
配線領域を設け、配線遅延と言う好ましくないマイナス
効果を少しでも減らし、マスク・パターンプリント設計
を用いたＬＳＩ製造による組立工数を低減させるもので
ある。
本構成回路、ＲＯＭ，ＲＡＭ等のメモリ回路を複数接続
した、繰返し論理回路やメモリ回路を含むコンポーネン
トを１枚のウェーハに大規模に回路集積化し、各列間に
配線領域を設け、配線遅延と言う好ましくないマイナス
効果を少しでも減らし、マスク・パターンプリント設計
を用いたＬＳＩ製造による組立工数を低減させるもので
ある。
【０００３】従来のＷＳＩ ｃｈｉｐは、図３に示す
ように円形ウェーハ３に正方形コンポーネント４が列状
に配列され、列間に配線領域が設けられている。
ように円形ウェーハ３に正方形コンポーネント４が列状
に配列され、列間に配線領域が設けられている。
【０００４】正方形コンポーネント４には、図４に示す
ように、基本セル２が配列されている。
ように、基本セル２が配列されている。
【０００５】このような正方形ＬＳＩコンポーネントで
は、図５，図６に示すように、ＬＳＩコンポーネント間
の接続は、線状接続，直交接続の２通りしかなく、１方
向又は２方向対称線配列のみであり、１入出力しか行え
ない問題が生じる。
は、図５，図６に示すように、ＬＳＩコンポーネント間
の接続は、線状接続，直交接続の２通りしかなく、１方
向又は２方向対称線配列のみであり、１入出力しか行え
ない問題が生じる。
【０００６】又、ウェーハ３が円形であり（結晶方向性
を確認する為、一方向をカットして底辺としている場合
がある）、図４に示すように正方形コンポーネントでは
未配用セル５が発生し、無駄になる部分があった。又、
正方形ＬＳＩコンポーネントでは、ＷＳＩ ｃｈｉｐ
同士の入出力を掌る境界プロセッサとなるはずの境界領
域でのコンポーネントの配置状態によっては、配線の長
さが長くなってしまい、どうしても、入出力信号の遅延
と言うマイナス効果の問題が生じてくる。なお、正方形
コンポーネントでｐｒｏｃｅｓｓｏｒ ｇａｔｅ
ａｒｒａｙが構成されたＷＳＩ ｃｈｉｐ−ＷＳＩ
ｃｈｉｐ同士の接続は、ウェーハ単位の接続であり、
隣接ＷＳＩプロセッサ間同士の信号の入出力構成は、プ
ロセッサゲートアレイの境界にある為、境界プロセッサ
が未配用セルであったり、正方形ＬＳＩコンポーネント
のプロセッサのネットワークは、一方向あるいは二方向
対称接続のみである為、隣接プロセッサ間での入出力デ
ータ操作が不可能となる問題を生じる。
を確認する為、一方向をカットして底辺としている場合
がある）、図４に示すように正方形コンポーネントでは
未配用セル５が発生し、無駄になる部分があった。又、
正方形ＬＳＩコンポーネントでは、ＷＳＩ ｃｈｉｐ
同士の入出力を掌る境界プロセッサとなるはずの境界領
域でのコンポーネントの配置状態によっては、配線の長
さが長くなってしまい、どうしても、入出力信号の遅延
と言うマイナス効果の問題が生じてくる。なお、正方形
コンポーネントでｐｒｏｃｅｓｓｏｒ ｇａｔｅ
ａｒｒａｙが構成されたＷＳＩ ｃｈｉｐ−ＷＳＩ
ｃｈｉｐ同士の接続は、ウェーハ単位の接続であり、
隣接ＷＳＩプロセッサ間同士の信号の入出力構成は、プ
ロセッサゲートアレイの境界にある為、境界プロセッサ
が未配用セルであったり、正方形ＬＳＩコンポーネント
のプロセッサのネットワークは、一方向あるいは二方向
対称接続のみである為、隣接プロセッサ間での入出力デ
ータ操作が不可能となる問題を生じる。
【０００７】さらに、境界プロセッサ同士の接続点であ
るパスを通して、ホストメモリへデータを送り出す為の
境界プロセッサの出力が無視され、結果として、対応す
る出力線が省略されることになる。
るパスを通して、ホストメモリへデータを送り出す為の
境界プロセッサの出力が無視され、結果として、対応す
る出力線が省略されることになる。
【０００８】本発明の目的は、上述のような問題点を解
決したＷＳＩ ｃｈｉｐのＬＳＩコンポーネントを提
供することにある。
決したＷＳＩ ｃｈｉｐのＬＳＩコンポーネントを提
供することにある。
【０００９】本発明の他の目的は、このようなＬＳＩコ
ンポーネントを有するＷＳＩチップを提供することにあ
る。
ンポーネントを有するＷＳＩチップを提供することにあ
る。
【００１０】
【課題を解決するための手段】ＬＳＩチップの延長上に
位置するモノリシックＷＳＩ ｃｈｉｐにおいては、
トランジスタ（ＭＯＳＦＥＴ）基本構成セル回路、ＲＯ
Ｍ，ＲＡＭ等のメモリ回路を０．５μｍルールＣＭＯＳ
ｃｈａｎｎｅｌｌｅｓｓ ｇａｔｅ ａｒｒａ
ｙ微細化製造技術で複数接続し、繰返し論理回路やメモ
リ回路に適した各セルを含む正六角形状コンポーネント
を１枚のウェーハに大規模集積化し、構成単位である正
六角形状ＬＳＩコンポーネントのＬＳＩマスクパターン
の繰返しプリント設計ＶＬＳＩ製造により造られる。そ
こで未配線部を残して必要素子をすでに設定したＦＰＲ
ＯＭ構成のマスタスライスをコンピュータでプログラム
どうりに正六角形状ＶＬＳＩコンポーネントブロックを
拡張構成するモノリシックＷＳＩｃｈｉｐが達成され又
、スタンダードブロック・ビルディング正六角形状ＬＳ
Ｉコンポーネント方式ではその各機能ＶＬＳＩコンポー
ネントブロック列間にはすでに配線領域を設けてあるた
め、ＦＰＧＡプログラム操作により繰返し配列の正六角
形状ＶＬＳＩコンポーネントブロックゲートアレイが構
成されてくる。
位置するモノリシックＷＳＩ ｃｈｉｐにおいては、
トランジスタ（ＭＯＳＦＥＴ）基本構成セル回路、ＲＯ
Ｍ，ＲＡＭ等のメモリ回路を０．５μｍルールＣＭＯＳ
ｃｈａｎｎｅｌｌｅｓｓ ｇａｔｅ ａｒｒａ
ｙ微細化製造技術で複数接続し、繰返し論理回路やメモ
リ回路に適した各セルを含む正六角形状コンポーネント
を１枚のウェーハに大規模集積化し、構成単位である正
六角形状ＬＳＩコンポーネントのＬＳＩマスクパターン
の繰返しプリント設計ＶＬＳＩ製造により造られる。そ
こで未配線部を残して必要素子をすでに設定したＦＰＲ
ＯＭ構成のマスタスライスをコンピュータでプログラム
どうりに正六角形状ＶＬＳＩコンポーネントブロックを
拡張構成するモノリシックＷＳＩｃｈｉｐが達成され又
、スタンダードブロック・ビルディング正六角形状ＬＳ
Ｉコンポーネント方式ではその各機能ＶＬＳＩコンポー
ネントブロック列間にはすでに配線領域を設けてあるた
め、ＦＰＧＡプログラム操作により繰返し配列の正六角
形状ＶＬＳＩコンポーネントブロックゲートアレイが構
成されてくる。
【００１１】本発明のモノリシックＷＳＩ ｃｈｉｐ
の基本構成である正六角形状ＬＳＩコンポーネントは、
正六角形接続配置することで、完全対称で３方向に対称
性を持つ配列構成のＷＳＩ ｃｈｉｐとなる。ＷＳＩ
ｃｈｉｐ−ＷＳＩ ｃｈｉｐ間の情報伝達伝送は
、ＷＳＩ ｃｈｉｐの境界領域に位置する隣接プロセ
ッサが、接続交点パスを通して外部ホストメモリとの接
続を受け持ち、基本コンポーネント間の距離を最短に構
成出来、信号の遅延現象が極微小なものしか起こらず、
多量の情報伝送が可能であり、円形ウェーハ表面に完全
に密となり配列空間ロスなく配列構成拡張が出来ること
を可能にした。
の基本構成である正六角形状ＬＳＩコンポーネントは、
正六角形接続配置することで、完全対称で３方向に対称
性を持つ配列構成のＷＳＩ ｃｈｉｐとなる。ＷＳＩ
ｃｈｉｐ−ＷＳＩ ｃｈｉｐ間の情報伝達伝送は
、ＷＳＩ ｃｈｉｐの境界領域に位置する隣接プロセ
ッサが、接続交点パスを通して外部ホストメモリとの接
続を受け持ち、基本コンポーネント間の距離を最短に構
成出来、信号の遅延現象が極微小なものしか起こらず、
多量の情報伝送が可能であり、円形ウェーハ表面に完全
に密となり配列空間ロスなく配列構成拡張が出来ること
を可能にした。
【００１２】本発明によれば、マスクパターンプリント
設計の歩留りを可能な限り向上させ得る技術が現状では
使われ、微細化集積技術の向上が必要な世界で（コスト
競争を除けば）同一プロセス技術で次世代の容量が得ら
れると言う長所を持つ０．５μｍルールＣＭＯＳ微細化
製造技術の可能性がある。
設計の歩留りを可能な限り向上させ得る技術が現状では
使われ、微細化集積技術の向上が必要な世界で（コスト
競争を除けば）同一プロセス技術で次世代の容量が得ら
れると言う長所を持つ０．５μｍルールＣＭＯＳ微細化
製造技術の可能性がある。
【００１３】また本発明の正六角形状ＬＳＩ基本コンポ
ーネントを使用する技術は、１枚のウェーハの全領域に
回路を集積するｃｈａｎｎｅｌｌｅｓｓ ｇａｔｅ
ａｒｒａｙ技術方式で、どのＬＳＩよりも大規模な回
路を集積出来るシステムを１ウェーハ上に集積すること
になる。又このｓｅａ ｏｆ ｇａｔｅでは階層式
で問題なくブロック・ビルディングゲート方式でも、回
路間の相互配線長が短くなり、信号遅延時間を短く出来
る。又、組立て工数の低減，信頼性の向上を目標に、歩
留りを向上出来るようになる。
ーネントを使用する技術は、１枚のウェーハの全領域に
回路を集積するｃｈａｎｎｅｌｌｅｓｓ ｇａｔｅ
ａｒｒａｙ技術方式で、どのＬＳＩよりも大規模な回
路を集積出来るシステムを１ウェーハ上に集積すること
になる。又このｓｅａ ｏｆ ｇａｔｅでは階層式
で問題なくブロック・ビルディングゲート方式でも、回
路間の相互配線長が短くなり、信号遅延時間を短く出来
る。又、組立て工数の低減，信頼性の向上を目標に、歩
留りを向上出来るようになる。
【００１４】従来型ブロック・ビルディングゲートアレ
イは、マスタチップの規模が大きくなるにつれて配線チ
ャネルの高さが変わり、複数行に渡ってハードマクロを
ライブラリにするのは難しかった。
イは、マスタチップの規模が大きくなるにつれて配線チ
ャネルの高さが変わり、複数行に渡ってハードマクロを
ライブラリにするのは難しかった。
【００１５】モノリシックＷＳＩ ｃｈｉｐとしての
本発明の正六角形状コンポーネントを用いたチャネルレ
ス型ゲートアレイは、内部論理回路領域全体に基本セル
が埋め込まれているので、複数行に渡るハードマクロも
面積効率良く実現出来る。
本発明の正六角形状コンポーネントを用いたチャネルレ
ス型ゲートアレイは、内部論理回路領域全体に基本セル
が埋め込まれているので、複数行に渡るハードマクロも
面積効率良く実現出来る。
【００１６】ゲートアレイ，マスタスライスによって、
デジタルＬＳＩセルはセミカスタム化が進み、又ゲート
アレイのアナログ版がリニアアレイやスタンダードセル
で１ウェーハにデジタル回路，アナログ回路の混成化し
たセミカスタムＬＳＩを搭載できるようになる。
デジタルＬＳＩセルはセミカスタム化が進み、又ゲート
アレイのアナログ版がリニアアレイやスタンダードセル
で１ウェーハにデジタル回路，アナログ回路の混成化し
たセミカスタムＬＳＩを搭載できるようになる。
【００１７】又、正六角形状基本コンポーネントを使用
するモノリシックＷＳＩｃｈｉｐ技術におけるＡＳＩＣ
チップは、必ず欠陥部分を含む様な広い領域に回路を集
積化する為に冗長構成を持たせ、ＦＰＧＡ結線交点を有
するヒューズ切断開放方式でコンピュータのプログラム
通り、現場で欠陥を迂回して機能システムＶＬＳＩブロ
ック拡張構成する技術が不可欠であるが、３方向に対称
性を持つ配列が可能な六角形状ＬＳＩ基本コンポーネン
トがこれを解決しコンピュータがプログラム通りヒュー
ズ結線溶融切断開放ＶＬＳＩブロックコンポーネント拡
張構成が可能となった。
するモノリシックＷＳＩｃｈｉｐ技術におけるＡＳＩＣ
チップは、必ず欠陥部分を含む様な広い領域に回路を集
積化する為に冗長構成を持たせ、ＦＰＧＡ結線交点を有
するヒューズ切断開放方式でコンピュータのプログラム
通り、現場で欠陥を迂回して機能システムＶＬＳＩブロ
ック拡張構成する技術が不可欠であるが、３方向に対称
性を持つ配列が可能な六角形状ＬＳＩ基本コンポーネン
トがこれを解決しコンピュータがプログラム通りヒュー
ズ結線溶融切断開放ＶＬＳＩブロックコンポーネント拡
張構成が可能となった。
【００１８】次に回路別に見ると、モノリシックＷＳＩ
ｃｈｉｐは、規則的基本回路構成を持つメモリ回路
積層セルとして、ゲートを連続的に配列したゲートアレ
イや、同一プロセッサで構成するシストリックアレイや
、数種類の回路から成るパイプラインプロセッサ等のア
ーキテクチャでは、最も冗長構成が採り易い回路構成と
なっており、プロセッサの数をある程度所定の配列数に
増やすことによって演算能力を向上出来る。
ｃｈｉｐは、規則的基本回路構成を持つメモリ回路
積層セルとして、ゲートを連続的に配列したゲートアレ
イや、同一プロセッサで構成するシストリックアレイや
、数種類の回路から成るパイプラインプロセッサ等のア
ーキテクチャでは、最も冗長構成が採り易い回路構成と
なっており、プロセッサの数をある程度所定の配列数に
増やすことによって演算能力を向上出来る。
【００１９】又、パッケージの延長上に位置すると見ら
れるハイブリッドＷＳＩｃｈｉｐへのアプローチがある
。これはチャネルレス型ゲートアレイの出現でメガセル
・ライブラリやモジュール・ジェネレータが生成出来る
のは、メモリや、ＦＰＧＡ（ｆｉｅｌｄ ｐｒｏｇｒ
ａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ），ＡＬＵ
（Ａｒｉｔｈｍｅｔｉｃ ａｎｄ ｌｏｇｉｃ
ｕｎｉｔ）と言った規則的な繰返し構造を配列したアレ
イと、ビルディング・ブロック型スタンダードセルにも
適用出来るデータパスジェネレータや、状態マシン・ジ
ェネレータを開発している。しかしチャネルレス型アレ
イは、論理ゲート／メモリ兼用になると、今までよりは
ゲートアレイの適用範囲が広がったかのように見えるが
、メモリ容量が多い回路はチャネルレス型アレイと言え
ども構造的にゲートアレイに向かなく、メモリの内蔵が
苦手となる。メモリが占める基本セル数の上限は高々Ｗ
ＳＩｃｈｉｐコンポーネントに搭載した全基本セル数の
３０％程度になる。
れるハイブリッドＷＳＩｃｈｉｐへのアプローチがある
。これはチャネルレス型ゲートアレイの出現でメガセル
・ライブラリやモジュール・ジェネレータが生成出来る
のは、メモリや、ＦＰＧＡ（ｆｉｅｌｄ ｐｒｏｇｒ
ａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ），ＡＬＵ
（Ａｒｉｔｈｍｅｔｉｃ ａｎｄ ｌｏｇｉｃ
ｕｎｉｔ）と言った規則的な繰返し構造を配列したアレ
イと、ビルディング・ブロック型スタンダードセルにも
適用出来るデータパスジェネレータや、状態マシン・ジ
ェネレータを開発している。しかしチャネルレス型アレ
イは、論理ゲート／メモリ兼用になると、今までよりは
ゲートアレイの適用範囲が広がったかのように見えるが
、メモリ容量が多い回路はチャネルレス型アレイと言え
ども構造的にゲートアレイに向かなく、メモリの内蔵が
苦手となる。メモリが占める基本セル数の上限は高々Ｗ
ＳＩｃｈｉｐコンポーネントに搭載した全基本セル数の
３０％程度になる。
【００２０】ハイブリッドＷＳＩ ｃｈｉｐでは、チ
ャネルレス構造と微細化ＬＳＩ製造技術により、デジタ
ル・アナログの大規模な回路をセミカスタムＬＳＩとし
て実現出来、チャネルレスゲートアレイ上に数千素子程
度のアナログ回路が作れるようになり、１ウェーハのチ
ップ面積に多少無駄が出ても、開発期間の短縮を選ぶ方
が重要と考えるユーザが増えると予想されるし、又、ゲ
ートアレイの普及でこの傾向が定着するであろう。そこ
で、単に標準部品で組んでいた回路をチャネルレスゲー
トアレイで集積化し、システム構成部品をＡＳＩＣ化さ
せ、最初からＡＳＩＣの利点すなわちＷＳＩ ｃｈｉ
ｐの利点を生かし、正六角形状基本コンポーネントを用
いたＷＳＩ ｃｈｉｐの製造は、システム設計の自由
度をさらに向上させる。
ャネルレス構造と微細化ＬＳＩ製造技術により、デジタ
ル・アナログの大規模な回路をセミカスタムＬＳＩとし
て実現出来、チャネルレスゲートアレイ上に数千素子程
度のアナログ回路が作れるようになり、１ウェーハのチ
ップ面積に多少無駄が出ても、開発期間の短縮を選ぶ方
が重要と考えるユーザが増えると予想されるし、又、ゲ
ートアレイの普及でこの傾向が定着するであろう。そこ
で、単に標準部品で組んでいた回路をチャネルレスゲー
トアレイで集積化し、システム構成部品をＡＳＩＣ化さ
せ、最初からＡＳＩＣの利点すなわちＷＳＩ ｃｈｉ
ｐの利点を生かし、正六角形状基本コンポーネントを用
いたＷＳＩ ｃｈｉｐの製造は、システム設計の自由
度をさらに向上させる。
【００２１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２２】図１は、１枚の円形シリコンウェーハ３上
に正六角形状ＬＳＩ基本コンポーネント１が搭載されて
いるＷＳＩ ｃｈｉｐを示す。このＷＳＩ ｃｈｉ
ｐは、トランジスタ基本構成回路、ＲＯＭ，ＲＡＭ等の
メモリ回路を含む複数のコンポーネント１を列状配置し
、各列間に配線領域を設けている。ウェーハ３のサイズ
にもよるが、従来の正方形状ＬＳＩコンポーネントでは
、図３に示すように６８個の構成が限界であったが、図
１に示す正六角形状コンポーネントは７６個の構成が可
能である。
に正六角形状ＬＳＩ基本コンポーネント１が搭載されて
いるＷＳＩ ｃｈｉｐを示す。このＷＳＩ ｃｈｉ
ｐは、トランジスタ基本構成回路、ＲＯＭ，ＲＡＭ等の
メモリ回路を含む複数のコンポーネント１を列状配置し
、各列間に配線領域を設けている。ウェーハ３のサイズ
にもよるが、従来の正方形状ＬＳＩコンポーネントでは
、図３に示すように６８個の構成が限界であったが、図
１に示す正六角形状コンポーネントは７６個の構成が可
能である。
【００２３】図２は、正六角形状ＬＳＩコンポーネント
１を示すが、図４に示した未使用セル５を除いた基本セ
ル２が有する配列形状を有している。
１を示すが、図４に示した未使用セル５を除いた基本セ
ル２が有する配列形状を有している。
【００２４】図７に、本実施例の正六角形状ＬＳＩコン
ポーネント間の接続を示すが、コンポーネントの配列は
完全対称で３方向に対称性を持つ配列となるので、３方
向対称接続となる。したがって、コンポーネント間の距
離を最短に構成出来るので、信号の遅延を減少させるこ
とが可能となる。
ポーネント間の接続を示すが、コンポーネントの配列は
完全対称で３方向に対称性を持つ配列となるので、３方
向対称接続となる。したがって、コンポーネント間の距
離を最短に構成出来るので、信号の遅延を減少させるこ
とが可能となる。
【００２５】
【発明の効果】ＷＳＩ ｃｈｉｐは必ず欠陥部分を含
む様な広い領域に回路を集積する為に、冗長構成を持た
せ欠陥を迂回してシステムを構成する技術が不可欠であ
るが、この正六角形状ＬＳＩコンポーネントは、３方向
に対称性を持つ配列が可能となるため、これを解決して
いる。
む様な広い領域に回路を集積する為に、冗長構成を持た
せ欠陥を迂回してシステムを構成する技術が不可欠であ
るが、この正六角形状ＬＳＩコンポーネントは、３方向
に対称性を持つ配列が可能となるため、これを解決して
いる。
【００２６】本発明のＷＳＩ ｃｈｉｐは規則的基本
回路構成を持つメモリ回路，ゲートアレイ，繰返し論理
回路，同一プロセッサで構成するシストリック・アレイ
，数種類の回路から成るパイプラインプロセッサ等のア
ーキテクチャでは、冗長構成が採り易い回路構成となっ
ており、プロセッサの数を増やすことにより演算能力を
向上出来る。
回路構成を持つメモリ回路，ゲートアレイ，繰返し論理
回路，同一プロセッサで構成するシストリック・アレイ
，数種類の回路から成るパイプラインプロセッサ等のア
ーキテクチャでは、冗長構成が採り易い回路構成となっ
ており、プロセッサの数を増やすことにより演算能力を
向上出来る。
【００２７】また、１枚のウェーハの全領域に回路を集
積する技術で、どのＬＳＩよりも大規模にシステムを集
積出来るので、回路間の相互配線点が短くなり、信号遅
延時間を短く出来る。さらには、組立工数の低減，信頼
性の向上を目標に歩留りを向上出来る。
積する技術で、どのＬＳＩよりも大規模にシステムを集
積出来るので、回路間の相互配線点が短くなり、信号遅
延時間を短く出来る。さらには、組立工数の低減，信頼
性の向上を目標に歩留りを向上出来る。
【図１】実施例における正六角形状ＬＳＩコンポーネン
トの配列を示す図である。
トの配列を示す図である。
【図２】図１の正六角形状ＬＳＩコンポーネントを示す
図である。
図である。
【図３】従来の正方形状ＬＳＩコンポーネントの配列を
示す図である。
示す図である。
【図４】正方形状ＬＳＩコンポーネントを示す図である
。
。
【図５】隣接プロセッサセル同士が線状接続されている
ケースを示す図である。
ケースを示す図である。
【図６】隣接プロセッサセル同士が直交接続されている
ケースを示す図である。
ケースを示す図である。
【図７】接続プロセッサセル同士が六角接続されている
ケースを示す図である。
ケースを示す図である。
１ 正六角形状ＬＳＩコンポーネント２ 基本セル
３ ウェーハ
４ 正方形ＬＳＩコンポーネント
５ 未配用セル
Claims (3)
- 【請求項１】ＷＳＩチップの基本単位を構成するＬＳＩ
コンポーネントであって、その形状が正六角形状である
ＬＳＩコンポーネント。 - 【請求項２】複数の正六角形状ＬＳＩコンポーネントが
、３方向に対称性を持つように配列されたＷＳＩチップ
。 - 【請求項３】ＬＳＩコンポーネント間にＦＰＧＡ領域を
設けた請求項２記載のＷＳＩチップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124360A JPH04352354A (ja) | 1991-05-29 | 1991-05-29 | Ｗｓｉチップのｌｓｉコンポーネント |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124360A JPH04352354A (ja) | 1991-05-29 | 1991-05-29 | Ｗｓｉチップのｌｓｉコンポーネント |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04352354A true JPH04352354A (ja) | 1992-12-07 |
Family
ID=14883476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3124360A Pending JPH04352354A (ja) | 1991-05-29 | 1991-05-29 | Ｗｓｉチップのｌｓｉコンポーネント |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04352354A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6700142B1 (en) | 2001-12-31 | 2004-03-02 | Hyperchip Inc. | Semiconductor wafer on which is fabricated an integrated circuit including an array of discrete functional modules |
| WO2004047176A1 (ja) * | 2002-11-20 | 2004-06-03 | National Institute Of Advanced Industrial Science And Technology | 強誘電体メモリアレイ |
| WO2005038240A1 (ja) * | 2003-10-17 | 2005-04-28 | Nihon Computer Co., Ltd. | 半導体チップのフレキシブル経路構造 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210465A (ja) * | 1988-06-29 | 1990-01-16 | Hitachi Ltd | 画像送受信装置を用いた伝票処理方式 |
| JPH0360143A (ja) * | 1989-07-28 | 1991-03-15 | Hitachi Ltd | 半導体集積回路 |
-
1991
- 1991-05-29 JP JP3124360A patent/JPH04352354A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210465A (ja) * | 1988-06-29 | 1990-01-16 | Hitachi Ltd | 画像送受信装置を用いた伝票処理方式 |
| JPH0360143A (ja) * | 1989-07-28 | 1991-03-15 | Hitachi Ltd | 半導体集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6700142B1 (en) | 2001-12-31 | 2004-03-02 | Hyperchip Inc. | Semiconductor wafer on which is fabricated an integrated circuit including an array of discrete functional modules |
| WO2004047176A1 (ja) * | 2002-11-20 | 2004-06-03 | National Institute Of Advanced Industrial Science And Technology | 強誘電体メモリアレイ |
| WO2005038240A1 (ja) * | 2003-10-17 | 2005-04-28 | Nihon Computer Co., Ltd. | 半導体チップのフレキシブル経路構造 |
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