JPH04354045A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPH04354045A JPH04354045A JP15528791A JP15528791A JPH04354045A JP H04354045 A JPH04354045 A JP H04354045A JP 15528791 A JP15528791 A JP 15528791A JP 15528791 A JP15528791 A JP 15528791A JP H04354045 A JPH04354045 A JP H04354045A
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- 230000006870 function Effects 0.000 claims description 4
- 230000002159 abnormal effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はメモリ回路に関し、特に
最初に読み込んだデータを読み出し時に最初に出力する
機能を持つメモリ回路（以下、ＦＩＦＯ：Ｆｉｒｓｔ−
Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔという）に関する。
最初に読み込んだデータを読み出し時に最初に出力する
機能を持つメモリ回路（以下、ＦＩＦＯ：Ｆｉｒｓｔ−
Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔという）に関する。
【０００２】
【従来の技術】従来、この種のＦＩＦＯは、読み込みデ
ータの有無を外部回路に出力する回路となっていた。
ータの有無を外部回路に出力する回路となっていた。
【０００３】
【発明が解決しようとする課題】上述した従来のＦＩＦ
Ｏでは、外部回路が、必ずデータを読み出す前に読み込
みデータの有無を外部回路に出力する信号（以下、Ｏｕ
ｔｐｕｔ−Ｒｅａｄｙ信号という）をチェックし、読み
込みデータが有ることを確認しなければならない。特に
ＦＩＦＯに書き込まれるデータ数が一定であっても、Ｏ
ｕｔｐｕｔ−Ｒｅａｄｙ信号をチェックしなければなら
ない。仮に、外部回路がＯｕｔｐｕｔ−Ｒｅａｄｙ信号
を読み出し動作の起動条件のみに使用し、一定数だけ読
み出す構成にした場合、データの内容をチェックするま
でＦＩＦＯ内に一定数のデータが書き込まれていなかっ
たことを知ることができないという欠点がある。
Ｏでは、外部回路が、必ずデータを読み出す前に読み込
みデータの有無を外部回路に出力する信号（以下、Ｏｕ
ｔｐｕｔ−Ｒｅａｄｙ信号という）をチェックし、読み
込みデータが有ることを確認しなければならない。特に
ＦＩＦＯに書き込まれるデータ数が一定であっても、Ｏ
ｕｔｐｕｔ−Ｒｅａｄｙ信号をチェックしなければなら
ない。仮に、外部回路がＯｕｔｐｕｔ−Ｒｅａｄｙ信号
を読み出し動作の起動条件のみに使用し、一定数だけ読
み出す構成にした場合、データの内容をチェックするま
でＦＩＦＯ内に一定数のデータが書き込まれていなかっ
たことを知ることができないという欠点がある。
【０００４】本発明の目的は、外部回路の負担を低減で
きるメモリ回路を提供することにある。
きるメモリ回路を提供することにある。
【０００５】
【課題を解決するための手段】前記目的を達成するため
、本発明に係るメモリ回路においては、最初に読み込ん
だデータを読み出し時に最初に出力する機能を持つメモ
リ回路であって、読み込みデータの有無を外部回路に出
力する信号を、読み出し信号が入力されたときに保持し
、これを外部回路に出力する回路を有するものである。
、本発明に係るメモリ回路においては、最初に読み込ん
だデータを読み出し時に最初に出力する機能を持つメモ
リ回路であって、読み込みデータの有無を外部回路に出
力する信号を、読み出し信号が入力されたときに保持し
、これを外部回路に出力する回路を有するものである。
【０００６】
【作用】本発明では、読み込みデータの有無を外部回路
に出力する信号（Ｏｕｔｐｕｔ−Ｒｅａｄｙ信号という
）を、読み出し信号が入力された時に保持することによ
り、外部回路がエラー検出を容易に行うことができるよ
うにしたものである。
に出力する信号（Ｏｕｔｐｕｔ−Ｒｅａｄｙ信号という
）を、読み出し信号が入力された時に保持することによ
り、外部回路がエラー検出を容易に行うことができるよ
うにしたものである。
【０００７】
【実施例】以下、本発明の一実施例を図により説明する
。
。
【０００８】図１は、本発明の一実施例を示すブロック
図である。
図である。
【０００９】図において、本実施例に係るメモリ回路は
、ライト・データ・バッファ１と、メモリ・セル２と、
リード・データ・バッファ３と、主制御部４と、フリッ
プ・フロップ５とを有する。
、ライト・データ・バッファ１と、メモリ・セル２と、
リード・データ・バッファ３と、主制御部４と、フリッ
プ・フロップ５とを有する。
【００１０】ライト・データ・バッファ１は、外部回路
からのデータＤ（Ｏ）〜（Ｎ）を中継し、メモリ・セル
２にデータを書き込む。リード・データ・バッファ３は
、メモリ・セル２からのデータＱ（Ｏ）〜Ｑ（Ｎ）を中
継し、外部回路に出力する。
からのデータＤ（Ｏ）〜（Ｎ）を中継し、メモリ・セル
２にデータを書き込む。リード・データ・バッファ３は
、メモリ・セル２からのデータＱ（Ｏ）〜Ｑ（Ｎ）を中
継し、外部回路に出力する。
【００１１】主制御部４は、メモリ・セル２にデータが
１個でもライトされた場合、外部回路にデータの有無を
表示する。図１においては、ＯＲ（Ｏｕｔｐｕｔ−Ｒｅ
ａｄｙ）端子であり、データがある場合Ｈ（Ｈｉｇｈ）
レベル、データが無い場合、Ｌ（Ｌｏｗ）レベルとなる
。更に、メモリ・セル２にデータが１個でもライト可能
な場合、外部回路にデータのライト可否を表示する。 図１においては、ＩＲ（Ｉｕｐｕｔ−Ｒｅａｄｙ）端子
であり、ライト可能の場合、Ｈレベル，ライト不可の場
合、Ｌレベルとなる。また、主制御部４は、ＳＩ（Ｓｈ
ｉｆｔ−Ｉｎ）端子の入力がＬ→Ｈレベルに変化したと
き、ライト・データ・バッファ１のデータをメモリ・セ
ル２に書き込む。また、ＳＯ（Ｓｈｉｆｔ−Ｏｕｔ）端
子の入力がＬ→Ｈレベルに変化したとき、リード・デー
タ・バッファ３にデータを出力する。このリード／ライ
ト動作においては、最初にライトされたデータが、リー
ド時、最初に出力するようアドレスを指定する。
１個でもライトされた場合、外部回路にデータの有無を
表示する。図１においては、ＯＲ（Ｏｕｔｐｕｔ−Ｒｅ
ａｄｙ）端子であり、データがある場合Ｈ（Ｈｉｇｈ）
レベル、データが無い場合、Ｌ（Ｌｏｗ）レベルとなる
。更に、メモリ・セル２にデータが１個でもライト可能
な場合、外部回路にデータのライト可否を表示する。 図１においては、ＩＲ（Ｉｕｐｕｔ−Ｒｅａｄｙ）端子
であり、ライト可能の場合、Ｈレベル，ライト不可の場
合、Ｌレベルとなる。また、主制御部４は、ＳＩ（Ｓｈ
ｉｆｔ−Ｉｎ）端子の入力がＬ→Ｈレベルに変化したと
き、ライト・データ・バッファ１のデータをメモリ・セ
ル２に書き込む。また、ＳＯ（Ｓｈｉｆｔ−Ｏｕｔ）端
子の入力がＬ→Ｈレベルに変化したとき、リード・デー
タ・バッファ３にデータを出力する。このリード／ライ
ト動作においては、最初にライトされたデータが、リー
ド時、最初に出力するようアドレスを指定する。
【００１２】フリップ・フロップ５は、主制御部４が出
力するＯｕｔｐｕｔ−Ｒｅａｄｙ信号の反転信号を外部
回路からのＳｈｉｆｔ−Ｏｕｔ信号と、自身の出力（Ｑ
）の論理和信号とで保持し、Ｒｅａｄ−Ｅｒｒｏｒ（Ｒ
Ｅ）信号として外部回路に出力する。図２，３を参照し
て、このＲｅａｄ−Ｅｒｒｏｒ信号の変化について説明
する。図２は、正常読み出しの場合のタイミング・チャ
ートである。リセット信号が入力された時点でＲｅａｄ
−Ｅｒｒｏｒ信号は、Ｌレベルに確定する（図中Ａ１）
。ＦＩＦＯにデータが書き込まれたとき、Ｏｕｔｐｕｔ
−Ｒｅａｄｙ信号がＨレベルになり（図中Ａ２）、外部
回路はデータの読み出しを開始する（図中Ａ３）。 この動作においては、Ｒｅａｄ−Ｅｒｒｏｒ信号は常時
Ｌレベルである。
力するＯｕｔｐｕｔ−Ｒｅａｄｙ信号の反転信号を外部
回路からのＳｈｉｆｔ−Ｏｕｔ信号と、自身の出力（Ｑ
）の論理和信号とで保持し、Ｒｅａｄ−Ｅｒｒｏｒ（Ｒ
Ｅ）信号として外部回路に出力する。図２，３を参照し
て、このＲｅａｄ−Ｅｒｒｏｒ信号の変化について説明
する。図２は、正常読み出しの場合のタイミング・チャ
ートである。リセット信号が入力された時点でＲｅａｄ
−Ｅｒｒｏｒ信号は、Ｌレベルに確定する（図中Ａ１）
。ＦＩＦＯにデータが書き込まれたとき、Ｏｕｔｐｕｔ
−Ｒｅａｄｙ信号がＨレベルになり（図中Ａ２）、外部
回路はデータの読み出しを開始する（図中Ａ３）。 この動作においては、Ｒｅａｄ−Ｅｒｒｏｒ信号は常時
Ｌレベルである。
【００１３】図３は、異常読み出しの場合のタイミング
・チャートである。メモリ内にある最後のデータを読み
出した時点（図中Ｂ１）で、Ｏｕｔｐｕｔ−Ｒｅａｄｙ
信号はＬレベルとなるにもかかわらず、引き続きデータ
リードを行った場合（図中、Ｂ２，Ｂ３）、Ｒｅａｄ−
Ｅｒｒｏｒ信号がＨレベルとなり、読み出しエラーが起
きたことを表示する。
・チャートである。メモリ内にある最後のデータを読み
出した時点（図中Ｂ１）で、Ｏｕｔｐｕｔ−Ｒｅａｄｙ
信号はＬレベルとなるにもかかわらず、引き続きデータ
リードを行った場合（図中、Ｂ２，Ｂ３）、Ｒｅａｄ−
Ｅｒｒｏｒ信号がＨレベルとなり、読み出しエラーが起
きたことを表示する。
【００１４】
【発明の効果】以上説明したように本発明は、Ｏｕｔｐ
ｕｔ−Ｒｅａｄｙ信号をＳｈｉｆｔ−Ｏｕｔ信号が入力
されたときに保持することにより、外部回路はエラー検
出を容易にできる。つまり、ＦＩＦＯに書き込まれるデ
ータ数が一定の場合、読み出し側の処理では、Ｏｕｔｐ
ｕｔ−Ｒｅａｄｙ信号を読み出し動作の起動条件のみに
使用し、一定数だけ無条件に読み出し、その後、前記保
持状態を確認すればよい。従来のＦＩＦＯでは、読み出
し毎にＯｕｔｐｕｔ−Ｒｅａｄｙをチェックしなければ
ならないので、本発明により外部回路の処理負荷を軽減
できるという効果がある。
ｕｔ−Ｒｅａｄｙ信号をＳｈｉｆｔ−Ｏｕｔ信号が入力
されたときに保持することにより、外部回路はエラー検
出を容易にできる。つまり、ＦＩＦＯに書き込まれるデ
ータ数が一定の場合、読み出し側の処理では、Ｏｕｔｐ
ｕｔ−Ｒｅａｄｙ信号を読み出し動作の起動条件のみに
使用し、一定数だけ無条件に読み出し、その後、前記保
持状態を確認すればよい。従来のＦＩＦＯでは、読み出
し毎にＯｕｔｐｕｔ−Ｒｅａｄｙをチェックしなければ
ならないので、本発明により外部回路の処理負荷を軽減
できるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】正常読み出し時のタイミング・チャートである
。
。
【図３】異常読み出し時のタイミング・チャートである
。
。
１ ライト・データ・バッファ
２ メモリ・セル
３ リード・データ・バッファ
４ 主制御部
５ フリップ・フロップ
Claims (1)
- 【請求項１】 最初に読み込んだデータを読み出し時
に最初に出力する機能を持つメモリ回路であって、読み
込みデータの有無を外部回路に出力する信号を、読み出
し信号が入力されたときに保持し、これを外部回路に出
力する回路を有することを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15528791A JPH04354045A (ja) | 1991-05-31 | 1991-05-31 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15528791A JPH04354045A (ja) | 1991-05-31 | 1991-05-31 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04354045A true JPH04354045A (ja) | 1992-12-08 |
Family
ID=15602603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15528791A Pending JPH04354045A (ja) | 1991-05-31 | 1991-05-31 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04354045A (ja) |
-
1991
- 1991-05-31 JP JP15528791A patent/JPH04354045A/ja active Pending
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