JPH0435408A - 遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は遅延回路に関し、特にＬＳＩ論理回路によって
形成される遅延回路に関する。

〔従来の技術〕

従来、この種の論理回路は、遅延回路素子としては、ゲ
ート回路の呈する遅延量を利用し、必要遅延量に対応す
る個数のゲート回路を、直列に縦続接続してＩｌｉ成し
ているのが一般である。

第３図に示されるのは、従来の遅延回路の一例の回路図
である。第３図に示されるように、ゲート回路として、
インバータ１０．］１．１２，１３．１４およびＩ５が
縦続接続されて構成される。この遅延回路に例えば第４
図（ａ＞に示されるような波形が入力されると、第４図
（ｂ）に示されるような遅延した波形が出力される。

〔発明が解決しようとする課題〕

上述した従来の遅延回路においては、ゲート回路自体の
有する遅延量を利用し、必要な遅延量に見合う個数のゲ
ート回路を縦続接続することにより構成されている。こ
のため、遅延回路を構成するゲート回路が能動い子とし
て作用するため、遅延回路素子の増加に伴い、消費電力
が増大するという欠点がある。

〔課題を解決するための手段〕

本発明の遅延回路は、ＬＳＩ論理回路において用ぃられ
る遅延回路において、遅延回路素子として直列接続され
る少なくとも一つ以上のトランスファー・ゲートと、前
記トランスファー　ゲートの各接続点から出力される少
なくとも一つ以上の遅延信号を入力して、何れか一つの
遅延信号を選択して出力する切替手段と、を備えて構成
される。

〔実施例〕

次に、本発明について図面を参照して説明する。第１図
は、本発明の一実施例を示す回路図である。第１図に示
されるように、本実施例は、インバータ１．２．３およ
び１０と、ＰチャネルＭＯ８）−ランジスタおよびＮチ
ャネルＭＯＳ　Ｆ−ランジスタの組合せより成るトラン
スファー・ゲート４〜８と、切替回路９と、を備えて構
成される。

第１図において、インバータ２には、常時ハイの信号が
入力されており、トランスファー・ゲー）−４，５，６
，７および８は、全てオンの状態となる。第２図（ａ＞
、（ｂ）および（Ｃ）に示されるのは、主要信号のタイ
ミング・チャーいであるが、第２区（ａ）に示される信
号１０１がインバータ１に入力されると、トランスファ
ー・ゲート４．５６．７および８からは、それぞれのト
ランスファー・ゲート出力に対応する遅延信号が出力さ
れ、切替回路９に入力される。言うまでもなく、経過す
るトランスファー・ゲートの数が多い程、その遅延信号
の遅延量は大きくなる。

今、切替回路９において、トランスファー・ゲート８か
ら出力される遅延信号が選択されるものとすると、第２
図（ａ）および（ｂ）に示されるように、切替回路９か
らは、遅延信号１０２が出力されてインバータ１０に入
力され、インバータ１０の整形作用を介して、所望の遅
延信号１０３が出力される。

従って、切替回路９において、各トランスファー・ゲー
トから出力される遅延信号を適宜切替えて出力すること
により、インバータ１０からは、それぞれ所望の遅延量
に対応する遅延信号が選択して出力される。しかも、ト
ランスファー・ゲートを遅延回路素子として使用するこ
とにより、消費電力の低減を計ることができる。

〔発明の効果〕

以上、詳細に説明したように、本発明は、遅延回路素子
として、トランスファー・ゲートを用いることにより、
　ＬＳＩ論理回路における低消費電力の遅延回路を提供
することができるという効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例の回路図、第２図は、前記
一実施例における主要信号のタイミングチャート、第３
図は、従来例の回路図である。 図において、１〜３．１０〜１６・・・・・・インバー
タ、４〜８・・・・−トランスファー・ゲート、９・・
・・・切替回路。 ｌθ／ ｙＰＪｌ　　　図

Claims (1)

【特許請求の範囲】
1. ＬＳＩ論理回路において用いられる遅延回路において、
   遅延回路素子として直列接続される少なくとも一つ以上
   のトランスファー・ゲートと、前記トランスファー・ゲ
   ートの各接続点から出力される少なくとも一つ以上の遅
   延信号を入力して、何れか一つの遅延信号を選択して出
   力する切替手段と、を備えることを特徴とする遅延回路
   。