JPS6334953A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6334953A JPS6334953A JP17968386A JP17968386A JPS6334953A JP S6334953 A JPS6334953 A JP S6334953A JP 17968386 A JP17968386 A JP 17968386A JP 17968386 A JP17968386 A JP 17968386A JP S6334953 A JPS6334953 A JP S6334953A
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- connection
- series
- parallel
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 238000000034 method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にトランジスタの接
続において直列接続と並列接続との間の変換方法に関す
る。
続において直列接続と並列接続との間の変換方法に関す
る。
従来トランジスタの接続が直列になるか、並列になるか
はあらかじめ回路で固定されていた。
はあらかじめ回路で固定されていた。
上述した従来の方式によってトランジスタの直列接続と
並列接続とを制御信号で切換えようとする時には、直列
接続されたトランジスタのユニ。
並列接続とを制御信号で切換えようとする時には、直列
接続されたトランジスタのユニ。
トと並列接続されたトランジスタのユニットとの２つを
作成する必要があるので、素子数が多くなり配線も多く
必要になるという欠点がある。
作成する必要があるので、素子数が多くなり配線も多く
必要になるという欠点がある。
すなわちスタンダードセルを溝底しているトランジスタ
の直列接続および並列接続はあらかじめスタンダードセ
ルレベルで固定されているので、設計の自由度が縮小さ
れているという欠点かめる。
の直列接続および並列接続はあらかじめスタンダードセ
ルレベルで固定されているので、設計の自由度が縮小さ
れているという欠点かめる。
上述した従来の方式に対し、本発明は直列接続のトラン
ジスタを並列接続に変換する方法としてスイッチ用トラ
ンジスタを用いて新たな電流ｐａｓｓ？設けている。
ジスタを並列接続に変換する方法としてスイッチ用トラ
ンジスタを用いて新たな電流ｐａｓｓ？設けている。
本発明の半導体集積回路は、直列接続された奇数個のト
ランジスタと、前記トランジスタの接続全直列接続から
並列接続に変更する偶数個のトランジスタとを有し、あ
らかじめ決められた制御信号に従って前記直列接続また
は前記並列接続を選択するように構成される。
ランジスタと、前記トランジスタの接続全直列接続から
並列接続に変更する偶数個のトランジスタとを有し、あ
らかじめ決められた制御信号に従って前記直列接続また
は前記並列接続を選択するように構成される。
第１図は本発明の第一の実施例を示す回路図である。１
，２，３．・・−・・、Ｎ（Ｎは奇数とする。）はトラ
ンスファーゲートでありそれぞれ制御信号ＡＩ。
，２，３．・・−・・、Ｎ（Ｎは奇数とする。）はトラ
ンスファーゲートでありそれぞれ制御信号ＡＩ。
Ａ２．・・・・・・、ＡＮがゲートに入力されている。
Ｎ＋１゜Ｎ＋２．・・・・・・２Ｎ−１はトランスファ
ーゲート１，２゜・・・・・・Ｎの接続変換用のトラン
ジスターで勘ジ、そのすべてに信号Ｃがゲート入力され
ている。信号ＣがＨｉｇｈのときにはトランジスタＮ＋
１〜２Ｎ−１はすべてＯＮするので、■からＯにかけて
のトランスファーゲート１〜Ｎの接続は並列になる。ま
た信号ＣがＬＯＷのときはトランジスタＮ＋１〜２Ｎ−
１はすべて０１ｉ’Ｆするので、トランスファゲート１
〜Ｎは直列接続となる。
ーゲート１，２゜・・・・・・Ｎの接続変換用のトラン
ジスターで勘ジ、そのすべてに信号Ｃがゲート入力され
ている。信号ＣがＨｉｇｈのときにはトランジスタＮ＋
１〜２Ｎ−１はすべてＯＮするので、■からＯにかけて
のトランスファーゲート１〜Ｎの接続は並列になる。ま
た信号ＣがＬＯＷのときはトランジスタＮ＋１〜２Ｎ−
１はすべて０１ｉ’Ｆするので、トランスファゲート１
〜Ｎは直列接続となる。
第２図は本発明の第２の実施例を示す回路図である。ト
ランジスタ１，２．・・・・・・、２Ｎ−１はＰ Ｔｙ
ｐｅのＭＯ８型トランジスタであり、２Ｎ、・・・・・
・、４Ｎ−２はＮ ＴｙｐｅのＭＯ８型トランジスタで
ある。トランジスタ１と２Ｎ、２と２Ｎ＋１．・・・・
・・Ｎと３Ｎ−１は対になってお９それぞれの対には、
ＩＮｌ、〜、ＩＮＮの同じ入力信号が印加されて相補型
の回路を形成している。但しＮは奇数である。またトラ
ンジスタＮ＋１．・・・・・・、２Ｎ−１およびトラン
ジスタ３Ｎ、・・・・・・、４Ｎ−２のゲートにはすべ
て同一信号Ｃが印加されている。信号ＣがＨｉｇｈのと
きにはトランジスタＮ＋１．・・・・・・、２Ｎ＋１は
ＯＦＦとなりトランジスタ３Ｎ、・・・・・・、４Ｎ−
２はＯＮとなるので、トランジスタ１．・・・・・・、
Ｎは直列接続に、トランジスタ２Ｎ。
ランジスタ１，２．・・・・・・、２Ｎ−１はＰ Ｔｙ
ｐｅのＭＯ８型トランジスタであり、２Ｎ、・・・・・
・、４Ｎ−２はＮ ＴｙｐｅのＭＯ８型トランジスタで
ある。トランジスタ１と２Ｎ、２と２Ｎ＋１．・・・・
・・Ｎと３Ｎ−１は対になってお９それぞれの対には、
ＩＮｌ、〜、ＩＮＮの同じ入力信号が印加されて相補型
の回路を形成している。但しＮは奇数である。またトラ
ンジスタＮ＋１．・・・・・・、２Ｎ−１およびトラン
ジスタ３Ｎ、・・・・・・、４Ｎ−２のゲートにはすべ
て同一信号Ｃが印加されている。信号ＣがＨｉｇｈのと
きにはトランジスタＮ＋１．・・・・・・、２Ｎ＋１は
ＯＦＦとなりトランジスタ３Ｎ、・・・・・・、４Ｎ−
２はＯＮとなるので、トランジスタ１．・・・・・・、
Ｎは直列接続に、トランジスタ２Ｎ。
・・・・・・、３Ｎ−１は並列接続になる。したがって
第２図の回路はＩＮＩ〜ＩＮＮのＮ個の入力のＮＯＲゲ
ートとして機能し、その結果はＯＵＴ端子に出力される
。また信号ＣがＬＯＷのときには逆にトランジスタ１．
・・・・・・、Ｎは並夕１」接続となりトランジスタ２
Ｎ。
第２図の回路はＩＮＩ〜ＩＮＮのＮ個の入力のＮＯＲゲ
ートとして機能し、その結果はＯＵＴ端子に出力される
。また信号ＣがＬＯＷのときには逆にトランジスタ１．
・・・・・・、Ｎは並夕１」接続となりトランジスタ２
Ｎ。
・・・・・・、３Ｎ−１は直列接続となるので、第２図
の回路はＮ個の人力のＮＡＮＤ素子として機能する。
の回路はＮ個の人力のＮＡＮＤ素子として機能する。
以上説明したように本発明は直列接続されたトランジス
タに並列接続変換用トランジスタを付加することにより
、少ない素子数でトランジスタの接続を直列と並列の間
で変更することができる。
タに並列接続変換用トランジスタを付加することにより
、少ない素子数でトランジスタの接続を直列と並列の間
で変更することができる。
したがってスタンダードセル自体にさらに汎用性金もた
せることができ設計の自由度を大きくできる効果かめる
。
せることができ設計の自由度を大きくできる効果かめる
。
第１図ば本発明の第一の実施例を示す一路図である。同
図において１，２Ｉ・・・・・・、Ｎ・・・・・・トラ
ンスファーゲート、Ｎ＋１．Ｎ＋２．・・・・・・、２
Ｎ−１・・・・・・直列接続、並列接続の変換用のトラ
ンジスタ。 第２図は本発明の第二の実施例を示す回路図でろる。同
図において１，２．・・・・・・、２Ｎ−１・・・・・
・Ｐ−ＴｙｐｅＭＯ８型トランジスタ、２Ｎ、２Ｎ＋１
．・・・・・・、４Ｎ−２・・・・・・ヘーＴｙｐｅ
Ｍ ＯＳ型トフンジスタ。 代理人 弁理士 内 原 音 第 Ｚ 図
図において１，２Ｉ・・・・・・、Ｎ・・・・・・トラ
ンスファーゲート、Ｎ＋１．Ｎ＋２．・・・・・・、２
Ｎ−１・・・・・・直列接続、並列接続の変換用のトラ
ンジスタ。 第２図は本発明の第二の実施例を示す回路図でろる。同
図において１，２．・・・・・・、２Ｎ−１・・・・・
・Ｐ−ＴｙｐｅＭＯ８型トランジスタ、２Ｎ、２Ｎ＋１
．・・・・・・、４Ｎ−２・・・・・・ヘーＴｙｐｅ
Ｍ ＯＳ型トフンジスタ。 代理人 弁理士 内 原 音 第 Ｚ 図
Claims (1)
- 直列接続された奇数個のトランジスタと、前記トランジ
スタの接続を直列接続から並列接続に変更する偶数個の
トランジスタとを有し、あらかじめ決められた制御信号
に従って前記直列接続または前記並列接続を選択するこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17968386A JPS6334953A (ja) | 1986-07-29 | 1986-07-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17968386A JPS6334953A (ja) | 1986-07-29 | 1986-07-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6334953A true JPS6334953A (ja) | 1988-02-15 |
Family
ID=16070044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17968386A Pending JPS6334953A (ja) | 1986-07-29 | 1986-07-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6334953A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7804705B2 (en) | 2007-01-31 | 2010-09-28 | Sharp Kabushiki Kaisha | Semiconductor device, liquid crystal display device and electronic equipment |
-
1986
- 1986-07-29 JP JP17968386A patent/JPS6334953A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7804705B2 (en) | 2007-01-31 | 2010-09-28 | Sharp Kabushiki Kaisha | Semiconductor device, liquid crystal display device and electronic equipment |
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