JPH04354474A - ランレングス検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は２値画像データを所定
の符号化データに圧縮する際に一連の画像データの中か
ら黒画素あるいは白画素のランレングスを検出するため
のランレングス検出回路に関するものである。ファクシ
ミリやファイリング装置では読み取った画像データを伝
送する場合にはその画像データを符号化して符号化デー
タとすることによりデータ量を圧縮して伝送し、伝送後
にはその符号化データを復号化して画像データを再現し
ている。このようなデータ伝送方式では２値画像データ
を所定の符号化データに圧縮する際に一連の画像データ
の中から黒画素あるいは白画素の連続数であるランレン
グスを検出し、そのランレングスを例えばＭＨ符号化方
式ではあらかじめ設定されたターミネーティング符号及
びメイクアップ符号に基づいて符号化することにより画
像データを圧縮している。そして、このような符号化方
式でそのデータ伝送速度を向上させるためにランレング
スの検出速度を向上させる必要がある。

【０００２】

【従来の技術】従来のランレングス検出装置では所定の
クロック信号に基づいて１クロック毎にデジタル２値信
号である画素データを１ビットずつランレングス検出回
路に入力し、そのランレングスを１ビットずつカウンタ
でカウントして計数している。

【０００３】

【発明が解決しようとする課題】ところが、上記のよう
なランレングス検出回路では常に１クロックで１ビット
の画素データしか解析できないため、その処理速度はラ
ンレングス検出回路を駆動するクロック信号の周波数で
規定されてしまい、クロック信号周波数を引き上げる以
外には処理速度の向上を図ることができないという問題
点がある。

【０００４】この発明の目的は、ランレングス検出回路
を駆動するクロック信号周波数を引き上げることなくラ
ンレングスの検出速度を向上させる得るランレングス検
出回路を提供することにある。

【０００５】

【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、２値画像データを所定ビット数で
構成される１ワード分ずつラッチして出力するデータバ
ッファ装置１と、前記データバッファ装置１から入力デ
ータを１ワードずつ取り込んで出力信号として出力する
とともに、後記ランレングス計数器２１による計数値に
基づいてクロック信号ＣＬＫに同期してシフト制御回路
２２から出力されるシフト信号により前記計数値に相当
するビット数で出力信号をシフトするバレルシフタ３と
、前記バレルシフタ３の出力信号の中から２値信号の変
化点を検出する変化点検出回路７と、前記変化点検出回
路７で順次検出される変化点間のビット数を計数してラ
ンレングスとして出力するランレングス計数器２１とで
ランレングス検出回路を構成している。

【０００６】また、図３に示すように前記バレルシフタ
３はシフトされた出力信号のワードの最後尾ビット以降
を反転信号として該ワードの最後尾を検出可能とする反
転信号設定回路６を備えている。また、図３に示すよう
に前記バレルシフタ３は入力されたワードの前に入力さ
れていた前ワードの最後尾ビットの入力信号を保持して
、該ビットと入力されたワードとを前記変化点検出回路
７に出力可能とする保持回路５を備えている。

【０００７】

【作用】バレルシフタ３の出力信号の変化点が変化点検
出回路７で検出され、クロック信号ＣＬＫの１クロック
毎にバレルシフタ３の複数のビットの出力信号の中から
変化点に相当する位置の出力信号がバレルシフタ３の先
頭ビットにシフトされ、この状態で次の変化点が検出さ
れてランレングスが検出され、この動作が繰り返される
。

【０００８】また、反転信号設定回路６によりバレルシ
フタ３の出力信号の中からワード最後尾ビットが検出可
能となり、保持回路５により複数のワード間に跨がる変
化点からランレングスを計数可能となる。

【０００９】

【実施例】以下、この発明を具体化したランレングス検
出回路の一実施例を図２〜図７に従って説明する。図２
は本実施例のランレングス検出回路のブロック図を示し
、データバッファ装置１は８ビットのデータラッチ回路
により構成され、８ビットの画素データを１ワードとし
て取り込み、制御回路２からのデータ更新信号ＳＧ１を
受けるまで取り込んだ１ワードの画素データをラッチす
る。

【００１０】前記データバッファ装置１にラッチされた
８ビットの画素データはバレルシフタ３に出力される。 そのバレルシフタ３は図３に示すように多数のセレクタ
Ｓと、一つのＤフリップフロップ回路Ｄとインバータ回
路４とで構成され、セレクタＳは図８に示す論理で動作
し、Ｄフリップフロップ回路Ｄは図９に示す論理で動作
する。そして、前記データバッファ装置１から８ビット
の入力データＩ０　〜Ｉ７　が入力され、図２に示す後
記シフト用加算器５から各セレクタＳに出力される３ビ
ットのシフト信号Ｓ０　〜Ｓ２　に基づいて例えば入力
信号Ｉ７　が出力データＯ０　として出力されるという
ように最大８ビットをシフトさせて出力する。

【００１１】また、Ｄフリップフロップ回路Ｄには１ワ
ードの入力データＩ０〜Ｉ７　の最後のビットの入力デ
ータＩ７　がラッチされており、前記シフト信号Ｓ０　
〜Ｓ２　によるシフト量が「０」の場合はそのラッチ信
号が出力信号Ｏ−１として出力される。従って、Ｄフリ
ップフロップ回路Ｄにより前ワードの最後尾ビットの入
力データを保持する保持回路６が構成されている。

【００１２】また、インバータ回路４の動作によりシフ
ト信号Ｓ０　〜Ｓ２　によりシフトされた出力信号の最
後尾ビット以降のビット、すなわち例えばシフトされた
出力データＯ４　が１ワードの最後尾ビットであるとす
れば、出力データＯ５　〜Ｏ７　が出力データＯ４　の
反転データに置き換えられる。従って、図３に破線で示
すようにインバータ回路４と同インバータ回路４の出力
信号が入力されるセレクタＳとで反転データ設定回路６
が構成されている。

【００１３】バレルシフタ３の出力データＯ−１〜Ｏ７
　は変化点検出回路７に出力される。変化点検出回路７
は図４に示すように排他的論理和を出力する第一の論理
回路８と、論理積を出力する第二の論理回路９と、イン
バータ回路１０とから構成され、第一の論理回路８の一
方の入力端子に前記バレルシフタ３の出力データＯ−１
〜Ｏ７　が入力データとして入力され、第一の論理回路
８の他方の入力端子には黒画素あるいは白画素を示すラ
ン色信号ＲＣが入力され、第二の論理回路９から８ビッ
トの出力信号Ａ０　〜Ａ７　が出力される。このような
構成により出力信号Ａ０　〜Ａ７　の中からラン色信号
ＲＣに基づいて入力データＯ−１〜Ｏ７　の「０」から
「１」への変化点あるいは「１」から「０」への変化点
に相当する１ビットの出力信号が「１」を出力するよう
になっている。

【００１４】変化点検出回路７の出力信号Ａ０　〜Ａ７
　はプライオリティエンコーダ１１に入力信号として入
力される。プライオリティエンコーダ１１は図５に示す
ように入力端子にそれぞれ接続されるインバータ回路１
２と、多数のＡＮＤ回路１３と、３個のＯＲ回路１４と
から構成され、８ビットの入力テータＯ−１〜Ｏ７　に
基づいて図１０に示す論理で４ビットの出力信号Ｘ０　
〜Ｘ３　が出力される。従って、プライオリティエンコ
ーダ１１は入力信号Ａ０　〜Ａ７　の「１」を出力して
いるビット位置を２進数で数値化して出力する。

【００１５】前記プライオリティエンコーダ１１の出力
信号Ｘ０　〜Ｘ３は前記シフト用加算器５及びランレン
グス累積加算器１５に出力される。シフト用加算器５は
図７に示すようにプライオリティエンコーダ１１の出力
信号Ｘ０　〜Ｘ３　が加算器１６に入力信号Ａ０　〜Ａ
３　として入力され、その加算器１６の出力信号Ｘ０　
〜Ｘ２　はラッチ回路１７に出力され、同ラッチ回路１
７はクロック信号ＣＬＫに基づいてラッチ信号を加算器
１６の出力信号Ｘ０　〜Ｘ２　に更新してラッチする。 そして、ラッチ回路１７の出力信号Ｓ０　〜Ｓ２　は前
記バレルシフタ３に出力されるとともに加算器１６に入
力信号Ｂ０　〜Ｂ２　として入力され、加算器１６は入
力信号Ａ０　〜Ａ３　と入力信号Ｂ０　〜Ｂ２　とを加
算して出力信号Ｘ０　〜Ｘ３　を出力し、出力信号Ｘ３
　は前記制御回路２に出力される。従って、このシフト
用加算器５はプライオリティエンコーダ１１からの入力
信号Ａ０　〜Ａ３　を加算して下位３ビットを出力信号
Ｓ０　〜Ｓ２　として出力し、加算値が「８」となると
最上位ビットから「１」の出力信号Ｘ３　を制御回路２
に出力する。

【００１６】ランレングス累積加算器１５は図６に示す
ように前記プライオリティエンコーダ１１の４ビットの
出力信号Ｘ０　〜Ｘ３　が加算器１８に入力され、同加
算器１８の１３ビットの出力信号が累積加算用ラッチ回
路２０を介して同加算器１８に入力されるとともに、出
力ラッチ回路１９を介して１３ビットの出力信号Ｒ０　
〜Ｒ１２がランレングスとして出力される。そして、累
積加算用ラッチ回路２０は前記シフト用加算器５から制
御回路２に「１」の出力信号Ｘ３　が入力されたときに
同制御回路２から出力される更新信号ＳＧ２に基づいて
ラッチ信号を更新してラッチし、制御回路２から出力さ
れるクリア信号ＳＧ３に基づいてそのラッチ信号を「０
」にクリアする。また、出力ラッチ回路１９は制御回路
２からの更新信号ＳＧ４が入力されるとその出力信号Ｒ
０　〜Ｒ１２を「０」にクリアする。

【００１７】次に、上記のように構成されたランレング
ス検出回路の作用を説明する。さて、データバッファ装
置１に１ワードの画素データがラッチされると、その画
素データがバレルシフタ３に入力データＩ０　〜Ｉ７　
として入力され、その入力データＩ０　〜Ｉ７　が出力
データＯ０　〜Ｏ７　として出力されて変化点検出回路
７に入力され、変化点検出回路７は制御回路２から出力
されるラン色信号ＲＣに基づいてその入力データＯ０　
〜０７　の例えば「０」から「１」への変化点を検出し
てその変化点においてのみ「１」となる出力信号Ａ０　
〜Ａ７　を出力する。すると、プライオリティエンコー
ダ１１はその変化点を数値化してランレングス累積加算
器１５及びシフト用加算器５に入力する。

【００１８】プライオリティエンコーダ１１の出力信号
Ｘ３　〜Ｘ０　に基づくシフト用加算器５の加算値が「
７」以下の場合は同シフト用加算器５はその数値をバレ
ルシフタ３に出力信号Ｓ０　〜Ｓ２　として出力し、ラ
ンレングス累積加算器１５はプライオリティエンコーダ
１１の出力信号Ｘ３　〜Ｘ０　をランレングスとして出
力する。そして、バレルシフタ３は入力データＩ０　〜
Ｉ７　をシフト用加算器５の出力信号Ｓ０　〜Ｓ２　に
基づいてシフトして出力データＯ０　〜Ｏ７　とすると
ともに１ワードの最後尾ビット以降の出力データは最後
尾ビットの反転信号とし、変化点検出回路７は制御回路
２からのラン色信号ＲＣに基づいて「１」から「０」へ
の変化点を検出してその変化点においてのみ「１」を出
力する出力信号Ａ０　〜Ａ７　を出力する。

【００１９】このようにしてシフト用加算器５の加算値
が「８」となって出力信号Ｘ３　が「１」となると、制
御回路２はデータバッファ装置１及びバレルシフタ３に
データ更新信号ＳＧ１を出力してデータバッファ装置１
に次の１ワードをラッチさせ、その１ワードをバレルシ
フタ３に入力させる。このとき、バレルシフタ３には前
ワードの最後尾ビットのデータが保持回路６により保持
されているので、変化点検出回路７では前ワードの最後
尾ビットを含めて変化点が検出され、制御回路２の動作
によりランレングス累積加算器１５では変化点がワード
を跨ぐ場合にはそのプライオリティエンコーダ１１の出
力信号Ｘ０　〜Ｘ３　が累積加算されて出力される。ま
た、バレルシフタ３に入力された１ワード及びその前ワ
ードの最後尾ビットの中に変化点が検出されない場合に
はプライオリティエンコーダ１１の出力信号Ｘ３　が「
１」となってランレングス累積加算器１５で１ワード分
のランレングスが加算され、次の１ワードがバレルシフ
タ３に入力され、変化点が検出されるまでランレングス
累積加算器１５でランレングスが加算されて出力される
。

【００２０】以上のようにこのランレングス検出回路で
は、１クロック毎にバレルシフタ３に入力された１ワー
ドの中のラン色の変化点を変化点検出回路７で検出し、
同一のラン色部分は次の１クロックでバレルシフタ３内
でシフトさせ、次いで次のラン色の変化点を検出し、そ
の変化点の間のランレングスをプライオリティエンコー
ダ１１及びランレングス累積加算器１５で数値化し、且
つ累積加算している。従って、このランレングス検出回
路では１クロックで１画素分しか検出できない従来例に
比してランレングス検出速度を大幅に向上させることが
できる。

【００２１】なお、前記実施例では１ワードを８ビット
としたが、１ワードを１６ビットあるいは３２ビットと
しても各回路のビット数を増大させることにより同様に
構成することができる。

【００２２】

【発明の効果】以上詳述したように、この発明はランレ
ングス検出回路を駆動するクロック信号周波数を引き上
げることなくランレングスの検出速度を向上させること
ができる優れた効果を発揮する。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の一実施例を示すブロック図である。

【図３】一実施例のバレルシフタを示す回路図である。

【図４】一実施例の変化点検出回路を示す回路図である
。

【図５】一実施例のプライオリティエンコーダを示す回
路図である。

【図６】一実施例のランレングス累積加算器を示すブロ
ック図である。

【図７】一実施例のシフト用加算器を示すブロック図で
ある。

【図８】一実施例のバレルシフタを構成するセレクタの
動作論理を示す説明図である。

【図９】一実施例のバレルシフタを構成するＤフリップ
フロップ回路の動作論理を示す説明図である。

【図１０】一実施例のプライオリティエンコーダの動作
論理を示す説明図である。

【符号の説明】

１　　　　データバッファ装置 ３　　　　バレルシフタ ７　　　　変化点検出回路 ２１　　ランレングス計数器 ２２　　シフト制御回路 ＣＬＫ　　クロック信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　２値画像データを所定ビット数で構成
   される１ワード分ずつラッチして出力するデータバッフ
   ァ装置（１）と、前記データバッファ装置（１）から入
   力データを１ワードずつ取り込んで出力信号として出力
   するとともに、後記ランレングス計数器（２１）による
   計数値に基づいてクロック信号（ＣＬＫ）に同期してシ
   フト制御回路（２２）から出力されるシフト信号により
   前記計数値に相当するビット数で出力信号をシフトする
   バレルシフタ（３）と、前記バレルシフタ（３）の出力
   信号の中から２値信号の変化点を検出する変化点検出回
   路（７）と、前記変化点検出回路（７）で順次検出され
   る変化点間のビット数を計数してランレングスとして出
   力するランレングス計数器（２１）と、を備えたことを
   特徴とするランレングス検出回路。
2. 【請求項２】　　前記バレルシフタ（３）はシフトされ
   た出力信号のワードの最後尾ビット以降を反転信号とし
   て該ワードの最後尾を検出可能とする反転信号設定回路
   （６）を備えたことを特徴とする請求項１記載のランレ
   ングス検出回路。
3. 【請求項３】　　前記バレルシフタ（３）は入力された
   ワードの前に入力されていた前ワードの最後尾ビットの
   入力信号を保持して、該ビットと入力されたワードとを
   前記変化点検出回路（７）に出力可能とする保持回路（
   ５）を備えたことを特徴とする請求項１記載のランレン
   グス検出回路。