JPH04355962A - スタティックｒａｍ - Google Patents
スタティックｒａｍInfo
- Publication number
- JPH04355962A JPH04355962A JP3025527A JP2552791A JPH04355962A JP H04355962 A JPH04355962 A JP H04355962A JP 3025527 A JP3025527 A JP 3025527A JP 2552791 A JP2552791 A JP 2552791A JP H04355962 A JPH04355962 A JP H04355962A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- polysilicon layer
- static ram
- bottom gate
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、スタティックＲＡＭ、
特に各メモリセルの負荷をボトムゲート型ＭＯＳＴＦＴ
により構成したスタティックＲＡＭに関する。
特に各メモリセルの負荷をボトムゲート型ＭＯＳＴＦＴ
により構成したスタティックＲＡＭに関する。
【０００２】
【従来の技術】スタティックＲＡＭとして各メモリセル
の負荷をＭＯＳＴＦＴ（薄膜トランジスタ）により構成
したものがあり（ＳＤＭ９０−２５、ＩＣＤ９０−３３
）、そして、そのようなスタティックＲＡＭにおいては
負荷となるＭＯＳＴＦＴのゲートをバルクＭＯＳトラン
ジスタのゲートに接続するのに都合の良いようにボトム
ゲート型のＭＯＳＴＦＴを負荷に用いる場合が多い。 このようにボトムゲート型ＭＯＳＴＦＴをメモリセルの
負荷として用いたスタティックＲＡＭについては本願出
願人も例えば特願平２−２７６７８等により各種提案を
行っている。
の負荷をＭＯＳＴＦＴ（薄膜トランジスタ）により構成
したものがあり（ＳＤＭ９０−２５、ＩＣＤ９０−３３
）、そして、そのようなスタティックＲＡＭにおいては
負荷となるＭＯＳＴＦＴのゲートをバルクＭＯＳトラン
ジスタのゲートに接続するのに都合の良いようにボトム
ゲート型のＭＯＳＴＦＴを負荷に用いる場合が多い。 このようにボトムゲート型ＭＯＳＴＦＴをメモリセルの
負荷として用いたスタティックＲＡＭについては本願出
願人も例えば特願平２−２７６７８等により各種提案を
行っている。
【０００３】このようなスタティックＲＡＭは設計ルー
ルが０．５μｍ以下の高集積なメモリであっても動作の
安定性、信頼性が得られる可能性があるので有望視され
ている。
ルが０．５μｍ以下の高集積なメモリであっても動作の
安定性、信頼性が得られる可能性があるので有望視され
ている。
【０００４】かかるスタティックＲＡＭにおいて重要視
されているのが負荷を成すボトムゲート型ＭＯＳＴＦＴ
のオフ電流を小さくすることである。なぜならば、オフ
電流を小さくすることによってスタンバイ電流を抑制で
き、また動作の安定性を高めることができ、そして、オ
フ電流に対するオン電流の比を高めることができるから
である。そして、オフ電流を小さくする有効な方法とし
て考えられるのはチャンネル用ポリシリコン層を薄くす
ることである。
されているのが負荷を成すボトムゲート型ＭＯＳＴＦＴ
のオフ電流を小さくすることである。なぜならば、オフ
電流を小さくすることによってスタンバイ電流を抑制で
き、また動作の安定性を高めることができ、そして、オ
フ電流に対するオン電流の比を高めることができるから
である。そして、オフ電流を小さくする有効な方法とし
て考えられるのはチャンネル用ポリシリコン層を薄くす
ることである。
【０００５】
【発明が解決しようとする課題】ところが、チャンネル
用ポリシリコン層を薄くするとボトムゲート型ＭＯＳＴ
ＦＴと電源端子との間の部分、即ち電源線部分の抵抗値
が大きくなり、それによって電圧降下が生じ、メモリセ
ルに加わる実効的電源電圧が減少するという問題が生じ
る。なぜならば、チャンネル用ポリシリコン層はすべて
の領域でチャンネルとなるのではなく、ある部分では電
源端子とボトムゲート型ＭＯＳＴＦＴとを接続する電源
線としての役割を持ち、別のある部分ではボトムゲート
型ＭＯＳＴＦＴと駆動トランジスタたるバルクＭＯＳト
ランジスタとを接続する接続線との役割を持つからであ
る。そして、チャンネル用ポリシリコン層を薄くするこ
とは、チャンネルとなる部分ではオフ電流を小さくする
ので好ましいといえるが、それ以外の部分、即ち、電源
線部分、ソース、ドレイン部分では抵抗値増大をもたら
すので好ましくないのである。
用ポリシリコン層を薄くするとボトムゲート型ＭＯＳＴ
ＦＴと電源端子との間の部分、即ち電源線部分の抵抗値
が大きくなり、それによって電圧降下が生じ、メモリセ
ルに加わる実効的電源電圧が減少するという問題が生じ
る。なぜならば、チャンネル用ポリシリコン層はすべて
の領域でチャンネルとなるのではなく、ある部分では電
源端子とボトムゲート型ＭＯＳＴＦＴとを接続する電源
線としての役割を持ち、別のある部分ではボトムゲート
型ＭＯＳＴＦＴと駆動トランジスタたるバルクＭＯＳト
ランジスタとを接続する接続線との役割を持つからであ
る。そして、チャンネル用ポリシリコン層を薄くするこ
とは、チャンネルとなる部分ではオフ電流を小さくする
ので好ましいといえるが、それ以外の部分、即ち、電源
線部分、ソース、ドレイン部分では抵抗値増大をもたら
すので好ましくないのである。
【０００６】本発明はこのような問題点を解決すべく為
されたものであり、チャンネル用ポリシリコン層を各チ
ャンネル部分では厚さを薄くしてオフ電流が小さくなる
ようにし、それ以外の部分では厚さを厚くなるようにす
ることを目的とする。
されたものであり、チャンネル用ポリシリコン層を各チ
ャンネル部分では厚さを薄くしてオフ電流が小さくなる
ようにし、それ以外の部分では厚さを厚くなるようにす
ることを目的とする。
【０００７】
【課題を解決するための手段】本発明スタティックＲＡ
Ｍは、ボトムゲート型ＭＯＳＴＦＴのチャンネル用半導
体層の各チャンネル部分の表面部に選択酸化膜を形成し
たことを特徴とする。
Ｍは、ボトムゲート型ＭＯＳＴＦＴのチャンネル用半導
体層の各チャンネル部分の表面部に選択酸化膜を形成し
たことを特徴とする。
【０００８】
【実施例】以下、本発明スタティックＲＡＭを図示実施
例に従って詳細に説明する。図１は本発明スタティック
ＲＡＭの一つの実施例の要部であるボトムゲート型ＭＯ
ＳＴＦＴ形成部分を示す断面図である。図面において、
１は半導体基板、２は該半導体基板１上に形成された層
間絶縁膜、３はボトムゲート型ＭＯＳＴＦＴのゲート電
極（ボトムゲート）で、ポリシリコンからなる。４はゲ
ート絶縁膜、５はチャンネル用ポリシリコン層である。
例に従って詳細に説明する。図１は本発明スタティック
ＲＡＭの一つの実施例の要部であるボトムゲート型ＭＯ
ＳＴＦＴ形成部分を示す断面図である。図面において、
１は半導体基板、２は該半導体基板１上に形成された層
間絶縁膜、３はボトムゲート型ＭＯＳＴＦＴのゲート電
極（ボトムゲート）で、ポリシリコンからなる。４はゲ
ート絶縁膜、５はチャンネル用ポリシリコン層である。
【０００９】チャンネル用ポリシリコン層５はポリシリ
コンからなり、厚さＴは電源線として必要な抵抗の小さ
さを得られるような値、例えば２０００オングストロー
ムにされている。
コンからなり、厚さＴは電源線として必要な抵抗の小さ
さを得られるような値、例えば２０００オングストロー
ムにされている。
【００１０】６はチャンネル用ポリシリコン層５の表面
部を選択的に加熱酸化することにより形成された選択酸
化膜であり、チャンネル部分に形成されている。該選択
酸化膜６を形成することによってチャンネル用ポリシリ
コン層５のチャンネル部分の厚さｔを実質的に薄くして
ある。例えば５００オングストローム程度の厚さにして
ある。選択酸化膜６の形成位置は各ゲート電極３と対応
した部分、即ち、チャンネル部分である。
部を選択的に加熱酸化することにより形成された選択酸
化膜であり、チャンネル部分に形成されている。該選択
酸化膜６を形成することによってチャンネル用ポリシリ
コン層５のチャンネル部分の厚さｔを実質的に薄くして
ある。例えば５００オングストローム程度の厚さにして
ある。選択酸化膜６の形成位置は各ゲート電極３と対応
した部分、即ち、チャンネル部分である。
【００１１】このようなスタティックＲＡＭによれば、
チャンネル用ポリシリコン層５の各チャンネル部分にお
ける厚さｔが選択酸化膜６によって薄くされるので、オ
フ電流が小さくなる。具体的にはオフ電流を従来の１０
０分の１以下にすることも可能になる。しかし、チャン
ネル用ポリシリコン層５はチャンネル部分以外、即ち、
ソース、ドレイン及び電源線部分では厚い（厚さＴ）の
で、チャンネル部分以外における抵抗値は小さくなる。 従って、電源線の充分な低抵抗化を図りつつボトムゲー
ト型ＭＯＳＴＦＴのオフ電流の低減を図ることができる
。
チャンネル用ポリシリコン層５の各チャンネル部分にお
ける厚さｔが選択酸化膜６によって薄くされるので、オ
フ電流が小さくなる。具体的にはオフ電流を従来の１０
０分の１以下にすることも可能になる。しかし、チャン
ネル用ポリシリコン層５はチャンネル部分以外、即ち、
ソース、ドレイン及び電源線部分では厚い（厚さＴ）の
で、チャンネル部分以外における抵抗値は小さくなる。 従って、電源線の充分な低抵抗化を図りつつボトムゲー
ト型ＭＯＳＴＦＴのオフ電流の低減を図ることができる
。
【００１２】図２乃至図５は図１に示したスタティック
ＲＡＭの製造方法を工程順に示す断面図である。 （１）ボトムゲート３の形成後、ゲート酸化膜４を形成
し、該ゲート酸化膜４上に図２に示すようにチャンネル
用ポリシリコン層５を形成する。 （２）次に、チャンネル用ポリシリコン層５上にパッド
膜としてＳｉＯ２膜（厚さ数十オングストローム）７を
形成し、耐酸化膜としてＳｉ３ Ｎ４ 膜（厚さ数１０
０オングストローム）８を形成し、その後、図３に示す
ようにフォトレジスト膜９でチャンネル部分以外をマス
クする。
ＲＡＭの製造方法を工程順に示す断面図である。 （１）ボトムゲート３の形成後、ゲート酸化膜４を形成
し、該ゲート酸化膜４上に図２に示すようにチャンネル
用ポリシリコン層５を形成する。 （２）次に、チャンネル用ポリシリコン層５上にパッド
膜としてＳｉＯ２膜（厚さ数十オングストローム）７を
形成し、耐酸化膜としてＳｉ３ Ｎ４ 膜（厚さ数１０
０オングストローム）８を形成し、その後、図３に示す
ようにフォトレジスト膜９でチャンネル部分以外をマス
クする。
【００１３】（３）次に、フォトレジスト膜９をマスク
としてＳｉ３ Ｎ４ 膜及びＳｉＯ２ 膜７をエッチン
グし、しかる後、フォトレジスト膜９を除去する。図４
は該フォトレジスト膜９除去後の状態を示す。尚、その
後、ボトムゲート型ＭＯＳＴＦＴのしきい値電圧を調整
するためのチャンネル部分への不純物のイオン注入を行
うようにしても良い。このイオン注入に対してＳｉ３
Ｎ４ 膜８及びＳｉＯ２ 膜７がマスクとなる。
としてＳｉ３ Ｎ４ 膜及びＳｉＯ２ 膜７をエッチン
グし、しかる後、フォトレジスト膜９を除去する。図４
は該フォトレジスト膜９除去後の状態を示す。尚、その
後、ボトムゲート型ＭＯＳＴＦＴのしきい値電圧を調整
するためのチャンネル部分への不純物のイオン注入を行
うようにしても良い。このイオン注入に対してＳｉ３
Ｎ４ 膜８及びＳｉＯ２ 膜７がマスクとなる。
【００１４】（４）その後、高圧酸化を行うと、図５に
示すように、チャンネル用ポリシリコン層５のＳｉ３
Ｎ４ 膜８及びＳｉＯ２膜７で覆われていない領域の表
面部が酸化される。即ち、選択酸化膜６が形成される。 しかる後、Ｓｉ３ Ｎ４ 膜８及びＳｉＯ２ 膜７を除
去する。すると、図１に示すスタティックＲＡＭが得ら
れる。尚、本発明の実施により選択酸化膜６をマスクと
してチャンネル用ポリシリコン層５にｐ型不純物をイオ
ン打込みすることにより自己整合的にソース、ドレイン
領域を形成することが可能になるので、そのようにする
と良い。
示すように、チャンネル用ポリシリコン層５のＳｉ３
Ｎ４ 膜８及びＳｉＯ２膜７で覆われていない領域の表
面部が酸化される。即ち、選択酸化膜６が形成される。 しかる後、Ｓｉ３ Ｎ４ 膜８及びＳｉＯ２ 膜７を除
去する。すると、図１に示すスタティックＲＡＭが得ら
れる。尚、本発明の実施により選択酸化膜６をマスクと
してチャンネル用ポリシリコン層５にｐ型不純物をイオ
ン打込みすることにより自己整合的にソース、ドレイン
領域を形成することが可能になるので、そのようにする
と良い。
【００１５】
【発明の効果】本発明スタティックＲＡＭは、各メモリ
セルの負荷をボトムゲート型ＭＯＳＴＦＴにより構成し
たスタティックＲＡＭにおいて、該ボトムゲート型ＭＯ
ＳＴＦＴのチャンネル用半導体層の各チャンネル部分の
表面部に選択酸化膜を形成してなることを特徴とするも
のである。従って、本発明スタティックＲＡＭによれば
、チャンネル用半導体層のチャンネル部分が選択酸化膜
により薄くなるので、オフ電流を小さくすることができ
る。そして、チャンネル用半導体層のチャンネル部分以
外のソース、ドレイン部分及び電源線部分はチャンネル
用半導体層本来の充分な厚さにして抵抗値を小さくでき
る。依って、チャンネル部分以外の抵抗値を大きくする
ことなく、ボトムゲート型ＭＯＳＴＦＴのオフ電流を小
さくしてスタンバイ電流を小さくすることができる。
セルの負荷をボトムゲート型ＭＯＳＴＦＴにより構成し
たスタティックＲＡＭにおいて、該ボトムゲート型ＭＯ
ＳＴＦＴのチャンネル用半導体層の各チャンネル部分の
表面部に選択酸化膜を形成してなることを特徴とするも
のである。従って、本発明スタティックＲＡＭによれば
、チャンネル用半導体層のチャンネル部分が選択酸化膜
により薄くなるので、オフ電流を小さくすることができ
る。そして、チャンネル用半導体層のチャンネル部分以
外のソース、ドレイン部分及び電源線部分はチャンネル
用半導体層本来の充分な厚さにして抵抗値を小さくでき
る。依って、チャンネル部分以外の抵抗値を大きくする
ことなく、ボトムゲート型ＭＯＳＴＦＴのオフ電流を小
さくしてスタンバイ電流を小さくすることができる。
【図１】図１は本発明スタティックＲＡＭの一つの実施
例を示す断面図である。
例を示す断面図である。
【図２】図２は図１に示すスタティックＲＡＭの製造方
法における第１の工程を示す断面図である。
法における第１の工程を示す断面図である。
【図３】図３は図１に示すスタティックＲＡＭの製造方
法における第２の工程を示す断面図である。
法における第２の工程を示す断面図である。
【図４】図４は図１に示すスタティックＲＡＭの製造方
法における第３の工程を示す断面図である。
法における第３の工程を示す断面図である。
【図５】図５は図１に示すスタティックＲＡＭの製造方
法における第４の工程を示す断面図である。
法における第４の工程を示す断面図である。
３ ボトムゲート
５ チャンネル用ポリシリコン層
６ 選択酸化膜
Claims (1)
- 【請求項１】 各メモリセルの負荷をボトムゲート型
ＭＯＳＴＦＴにより構成したスタティックＲＡＭにおい
て、上記ボトムゲート型ＭＯＳＴＦＴのチャンネル用半
導体層の各チャンネル部分の表面部に選択酸化膜を形成
してなることを特徴とするスタティックＲＡＭ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3025527A JPH04355962A (ja) | 1991-01-25 | 1991-01-25 | スタティックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3025527A JPH04355962A (ja) | 1991-01-25 | 1991-01-25 | スタティックｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04355962A true JPH04355962A (ja) | 1992-12-09 |
Family
ID=12168517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3025527A Pending JPH04355962A (ja) | 1991-01-25 | 1991-01-25 | スタティックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04355962A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020001169A (ko) * | 2000-06-26 | 2002-01-09 | 박종섭 | 에스램의 박막 트랜지스터형 부하소자 및 그 제조방법 |
-
1991
- 1991-01-25 JP JP3025527A patent/JPH04355962A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020001169A (ko) * | 2000-06-26 | 2002-01-09 | 박종섭 | 에스램의 박막 트랜지스터형 부하소자 및 그 제조방법 |
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