JPH04356928A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04356928A JPH04356928A JP3130192A JP13019291A JPH04356928A JP H04356928 A JPH04356928 A JP H04356928A JP 3130192 A JP3130192 A JP 3130192A JP 13019291 A JP13019291 A JP 13019291A JP H04356928 A JPH04356928 A JP H04356928A
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- JP
- Japan
- Prior art keywords
- layer
- poly
- semiconductor device
- manufacturing
- mask material
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は超高速バイポーラトラン
ジスタの製造方法に関する。バイポーラトランジスタの
動作速度を更に高速化するためには，ベース層の不純物
濃度を更に高くし，且つ拡散層厚さ（深さ）を更に小さ
くすることが要求される。そのために，通常のイオン注
入法ではこの要求を満たすことが困難になり，代わって
低温エピタキシャル成長によってベース層を形成する方
法が試みられている。
ジスタの製造方法に関する。バイポーラトランジスタの
動作速度を更に高速化するためには，ベース層の不純物
濃度を更に高くし，且つ拡散層厚さ（深さ）を更に小さ
くすることが要求される。そのために，通常のイオン注
入法ではこの要求を満たすことが困難になり，代わって
低温エピタキシャル成長によってベース層を形成する方
法が試みられている。
【０００２】
【従来の技術】従来，ベース引出し電極を形成するため
に，シリコン（Ｓｉ）エピタキシャル成長方法により真
性ベース層を形成する際に，同時に外部ベース電極とな
るポリシリコン（Ｓｉ）層をフィールド絶縁膜上に堆積
させる方法 （エピ・ポリ同時成長法）か，又は外部ベ
ースを真性ベース層とは別個に形成する方法の何れかに
よっていた。前者は図３ （ａ） のバイポーラトラン
ジスタ要部構造図に示される通りである。シリコン基板
（ 又はエピタキシャル層）３１の表面にはフィールド
酸化膜３２とコレクタ活性領域３４が形成されている。 エピタキシャル成長法により， コレクタ活性領域３４
の上には真性ベース（ 内部ベース層）３５ が形成さ
れ同時に，フィールド酸化膜３２の上にはポリＳｉ層３
６が形成されている。真性ベース３５表面の中央部には
高濃度ポリＳｉ層３８からの不純物拡散によってエミッ
タ層３７が形成されている。
に，シリコン（Ｓｉ）エピタキシャル成長方法により真
性ベース層を形成する際に，同時に外部ベース電極とな
るポリシリコン（Ｓｉ）層をフィールド絶縁膜上に堆積
させる方法 （エピ・ポリ同時成長法）か，又は外部ベ
ースを真性ベース層とは別個に形成する方法の何れかに
よっていた。前者は図３ （ａ） のバイポーラトラン
ジスタ要部構造図に示される通りである。シリコン基板
（ 又はエピタキシャル層）３１の表面にはフィールド
酸化膜３２とコレクタ活性領域３４が形成されている。 エピタキシャル成長法により， コレクタ活性領域３４
の上には真性ベース（ 内部ベース層）３５ が形成さ
れ同時に，フィールド酸化膜３２の上にはポリＳｉ層３
６が形成されている。真性ベース３５表面の中央部には
高濃度ポリＳｉ層３８からの不純物拡散によってエミッ
タ層３７が形成されている。
【０００３】
【発明が解決しようとする課題】然し，真性ベース層３
５は非常に薄いために， 外部ベース電極となるポリＳ
ｉ層３６も非常に薄い。従って， 外部ベース抵抗は大
きくなり， トランジスタの動作速度は速くならない。 そのために厚い外部ベース層を真性ベース層とは別個に
形成して外部ベース抵抗を小さくしょうとする方法があ
る。これが図３ （ｂ） に示されるようなものである
。この場合， ポリＳｉ層３９がポリＳｉ層３６の上に
重畳して堆積されるので外部ベース抵抗を小さくするこ
とはできる。然し当然のことながら， 製造工程は複雑
になるという欠点があった。
５は非常に薄いために， 外部ベース電極となるポリＳ
ｉ層３６も非常に薄い。従って， 外部ベース抵抗は大
きくなり， トランジスタの動作速度は速くならない。 そのために厚い外部ベース層を真性ベース層とは別個に
形成して外部ベース抵抗を小さくしょうとする方法があ
る。これが図３ （ｂ） に示されるようなものである
。この場合， ポリＳｉ層３９がポリＳｉ層３６の上に
重畳して堆積されるので外部ベース抵抗を小さくするこ
とはできる。然し当然のことながら， 製造工程は複雑
になるという欠点があった。
【０００４】そこで， 本発明は低抵抗のベース部（真
性ベース層と外部ベース層を含む呼称）を有し， しか
も製造工程が複雑でない超高速バイポーラトランジスタ
の製造方法を提供することを目的とする。
性ベース層と外部ベース層を含む呼称）を有し， しか
も製造工程が複雑でない超高速バイポーラトランジスタ
の製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記， 課題は， フィ
ールド酸化膜が形成されたＳｉ基板に， エピ・ポリ同
時成長によりコレクタ活性層とベース引出し電極となる
ポリＳｉ層（ 外部ベース層 ）を形成した後， 引続
きこれに重畳して第２回目のエピ・ポリ同時成長により
真性ベース層とポリＳｉ層をを形成する工程と， エミ
ッタ領域をマスクして該ポリＳｉ層と外部ベース層へ高
濃度イオン注入を行う工程と， ＳＯＧ（Ｓｐｉｎ Ｏ
ｎ Ｇｌａｓｓ）等により表面を平坦化して後， 該マ
スク材を選択的に除去することにより，エミッタ層，
真性ベース層， 外部ベース層をセルフアラインさせて
形成する工程とを有する製造方法によって解決する。
ールド酸化膜が形成されたＳｉ基板に， エピ・ポリ同
時成長によりコレクタ活性層とベース引出し電極となる
ポリＳｉ層（ 外部ベース層 ）を形成した後， 引続
きこれに重畳して第２回目のエピ・ポリ同時成長により
真性ベース層とポリＳｉ層をを形成する工程と， エミ
ッタ領域をマスクして該ポリＳｉ層と外部ベース層へ高
濃度イオン注入を行う工程と， ＳＯＧ（Ｓｐｉｎ Ｏ
ｎ Ｇｌａｓｓ）等により表面を平坦化して後， 該マ
スク材を選択的に除去することにより，エミッタ層，
真性ベース層， 外部ベース層をセルフアラインさせて
形成する工程とを有する製造方法によって解決する。
【０００６】図１ は本発明の原理説明図である。図に
おいて， １は基板で， ２ は基板１ の表面に形成
されたフィールド酸化膜層である。３，４はエピ・ポリ
同時成長により形成されたｎ 型のそれぞれコレクタ活
性領域層と外部ベース層である。５， ６はエピ・ポリ
同時成長によりそれぞれコレクタ活性領域層３， 外
部ベース層４ の上に形成されたｐ 型の真性ベース層
とポリＳｉ層である。 ７は二酸化シリコン（ＳｉＯ２
）膜， ８ はポリＳｉ等のマスク材， ９ はＳｉＯ
２のサイドウォール膜である。
おいて， １は基板で， ２ は基板１ の表面に形成
されたフィールド酸化膜層である。３，４はエピ・ポリ
同時成長により形成されたｎ 型のそれぞれコレクタ活
性領域層と外部ベース層である。５， ６はエピ・ポリ
同時成長によりそれぞれコレクタ活性領域層３， 外
部ベース層４ の上に形成されたｐ 型の真性ベース層
とポリＳｉ層である。 ７は二酸化シリコン（ＳｉＯ２
）膜， ８ はポリＳｉ等のマスク材， ９ はＳｉＯ
２のサイドウォール膜である。
【０００７】
【作用】図１ に示されるように， ２ 回目のエピ・
ポリ同時成長（ 真性ベース層５とポリＳｉ層６ ）
後に， エミッタ領域のみにサイドウォール膜９ を有
するマスク材８（例えばポリＳｉ ）を残せば， 外部
ベース部にのみ高濃度のイオン注入が可能になる。この
ようにして，製造工程が複雑になることがなく低抵抗の
ベース引出し電極が形成される。
ポリ同時成長（ 真性ベース層５とポリＳｉ層６ ）
後に， エミッタ領域のみにサイドウォール膜９ を有
するマスク材８（例えばポリＳｉ ）を残せば， 外部
ベース部にのみ高濃度のイオン注入が可能になる。この
ようにして，製造工程が複雑になることがなく低抵抗の
ベース引出し電極が形成される。
【０００８】その後， マスク材８ を選択的に除去す
ることにより， エミッタ領域， 真性ベース， 外部
ベースをセルフアラインさせて形成することができる。
ることにより， エミッタ領域， 真性ベース， 外部
ベースをセルフアラインさせて形成することができる。
【０００９】
【実施例】本発明の実施例にいて，以下に図を参照しな
がら説明する。図２ は本実施例における製造方法を説
明する図で， 図２（ａ）， ２（ｂ）， ２（ｃ）は
それぞれ製造工程の主要部を示す図である。製造工程に
おける各プロセス技術は， 従来のバイポーラトランジ
スタ製造において周知のものであり， それらについて
は簡単な説明にとどめる。
がら説明する。図２ は本実施例における製造方法を説
明する図で， 図２（ａ）， ２（ｂ）， ２（ｃ）は
それぞれ製造工程の主要部を示す図である。製造工程に
おける各プロセス技術は， 従来のバイポーラトランジ
スタ製造において周知のものであり， それらについて
は簡単な説明にとどめる。
【００１０】Ｓｉ基板１ 表面に高濃度ｎ 型埋め込み
層２１を形成して後， ｎ 型 １Ωｃｍ ， 厚さ
１μｍ のエピタキシャル層２２を成長させる。これに
次いで， 表面に素子分離領域２を形成する。その後，
コレクタ引きだし部となる拡散層２３を設ける。次い
で， エピタキシャル層２２の上と素子分離領域２ の
上とに， それぞれエピ・ボリ成長を行い， エピタキ
シャル成長層３ とポリＳｉ層４ が形成される。この
ＣＶＤ 成長の条件は例えば次の通りである。反応ガス
としてヂシラン（ Ｓｉ２Ｈ６）を用い， 成長温度は
７５０ ℃， ガス圧力は１ Ｔｏｒｒ である
。そして， エピタキシャル層成長層３ の比抵抗はｎ
型１．０ Ωｃｍ， 厚さは２００ｎｍ ある。次に
， エピタキシャル層成長層３ とボリＳｉ層４ の上
に第２ 回目のエピ・ボリ成長を行をうことによって真
性ベース層となるエピタキシャル成長層５ と外部ベー
ス層となるポリＳｉ層６ が形成される。エピタキシャ
ル層成長層５ の比抵抗は， ｐ 型 ０．０２Ωｃｍ
， 厚さは７０ｎｍある。 そしてコレクタ引きだし部には， 選択的に燐のイオン
注入を行う。その結果， コレクタ引きだし部における
エピタキシャル成長層５ とポリＳｉ層６ はｎ 型に
変換される。 次に， 素子部以外のポリＳｉを反応性イオンエッチン
グ（ＲＩＥ） 法により除去して後，全面にＣＶＤ 法
により厚さ３０ｎｍのＳｉＯ２膜７ を形成する。
次に， 全面にポリＳｉ層を厚さ２００ｎｍ 形成し，
エミッタ部以外のポリＳｉ層をＲＩＥ 法により除去
する。残されたエミッタ部のポリＳｉ層８ の表面にＣ
ＶＤ 法により厚さ１００ｎｍ のＳｉＯ２膜を形成し
て後， ＲＩＥ 法によりポリＳｉ層８ の側面にサイ
ドウォール９ を形成する。この段階における状態が図
２（ａ）に示されている。
層２１を形成して後， ｎ 型 １Ωｃｍ ， 厚さ
１μｍ のエピタキシャル層２２を成長させる。これに
次いで， 表面に素子分離領域２を形成する。その後，
コレクタ引きだし部となる拡散層２３を設ける。次い
で， エピタキシャル層２２の上と素子分離領域２ の
上とに， それぞれエピ・ボリ成長を行い， エピタキ
シャル成長層３ とポリＳｉ層４ が形成される。この
ＣＶＤ 成長の条件は例えば次の通りである。反応ガス
としてヂシラン（ Ｓｉ２Ｈ６）を用い， 成長温度は
７５０ ℃， ガス圧力は１ Ｔｏｒｒ である
。そして， エピタキシャル層成長層３ の比抵抗はｎ
型１．０ Ωｃｍ， 厚さは２００ｎｍ ある。次に
， エピタキシャル層成長層３ とボリＳｉ層４ の上
に第２ 回目のエピ・ボリ成長を行をうことによって真
性ベース層となるエピタキシャル成長層５ と外部ベー
ス層となるポリＳｉ層６ が形成される。エピタキシャ
ル層成長層５ の比抵抗は， ｐ 型 ０．０２Ωｃｍ
， 厚さは７０ｎｍある。 そしてコレクタ引きだし部には， 選択的に燐のイオン
注入を行う。その結果， コレクタ引きだし部における
エピタキシャル成長層５ とポリＳｉ層６ はｎ 型に
変換される。 次に， 素子部以外のポリＳｉを反応性イオンエッチン
グ（ＲＩＥ） 法により除去して後，全面にＣＶＤ 法
により厚さ３０ｎｍのＳｉＯ２膜７ を形成する。
次に， 全面にポリＳｉ層を厚さ２００ｎｍ 形成し，
エミッタ部以外のポリＳｉ層をＲＩＥ 法により除去
する。残されたエミッタ部のポリＳｉ層８ の表面にＣ
ＶＤ 法により厚さ１００ｎｍ のＳｉＯ２膜を形成し
て後， ＲＩＥ 法によりポリＳｉ層８ の側面にサイ
ドウォール９ を形成する。この段階における状態が図
２（ａ）に示されている。
【００１１】コレクタ引きだし部のみをレジストにより
被覆し， ボロンのイオン注入をイオンエネルギーが２
０ ＫｅＶで， ドーズ量が３ ｘ １０１５ ｃｍ
−２の条件のもとに行う。 その後， 平坦化のためにＣＶＤ 法により厚さ５００
ｎｍ のＳｉＯ２膜１０を形成して後， ポリＳｉ層８
をストッパーにして研磨を行う。この平坦化のために
は，ＳｉＯ２膜を用いる代わりにＳＯＧを塗布する方法
も可能である。次いで， 苛性カリ溶液によりポリＳｉ
層８を選択的に除去する。コレクタ引きだし部のＳｉＯ
２膜１０に開口を設け， 弗酸系溶液によりＳｉＯ２膜
７ をエッチングして除去する。この際， エミッタ部
におけるＳｉＯ２膜７ も同時に除去される。この段階
における状態が図２（ｂ）に示されている。
被覆し， ボロンのイオン注入をイオンエネルギーが２
０ ＫｅＶで， ドーズ量が３ ｘ １０１５ ｃｍ
−２の条件のもとに行う。 その後， 平坦化のためにＣＶＤ 法により厚さ５００
ｎｍ のＳｉＯ２膜１０を形成して後， ポリＳｉ層８
をストッパーにして研磨を行う。この平坦化のために
は，ＳｉＯ２膜を用いる代わりにＳＯＧを塗布する方法
も可能である。次いで， 苛性カリ溶液によりポリＳｉ
層８を選択的に除去する。コレクタ引きだし部のＳｉＯ
２膜１０に開口を設け， 弗酸系溶液によりＳｉＯ２膜
７ をエッチングして除去する。この際， エミッタ部
におけるＳｉＯ２膜７ も同時に除去される。この段階
における状態が図２（ｂ）に示されている。
【００１２】この後， エミッタ部におけるエピタキシ
ャル層成長層５ 及びコレクタ引出し部部のエピタキシ
ャル成長層５ とポリＳｉ層６ の上に厚さ１００ｎｍ
のポリＳｉ層１１を堆積させ， これに砒素のイオン
注入を行う。注入条件はエネルギーが３０ ＫｅＶで，
ドーズ量が１ ｘ １０１６ｃｍ−２で， その後，
例えば１１００°Ｃ で， １０秒間のアニーリング
を行う。これにより， 真性ベース層５ とポリＳｉ層
１１の界面に接し真性ベース層５ の内部にエミッタ層
１２が形成される。エミッタ部とコレクタ引きだし部以
外のポリＳｉ層１１を除去して後， ベース窓１３を開
口する。この後， エミッタ部， ベース部， コレク
タ引きだし部にそれぞれメタル電極１４を形成して
バイポーラトランジスタ構造が完成する。この段階にお
ける状態が図２（ｃ）に示されている。
ャル層成長層５ 及びコレクタ引出し部部のエピタキシ
ャル成長層５ とポリＳｉ層６ の上に厚さ１００ｎｍ
のポリＳｉ層１１を堆積させ， これに砒素のイオン
注入を行う。注入条件はエネルギーが３０ ＫｅＶで，
ドーズ量が１ ｘ １０１６ｃｍ−２で， その後，
例えば１１００°Ｃ で， １０秒間のアニーリング
を行う。これにより， 真性ベース層５ とポリＳｉ層
１１の界面に接し真性ベース層５ の内部にエミッタ層
１２が形成される。エミッタ部とコレクタ引きだし部以
外のポリＳｉ層１１を除去して後， ベース窓１３を開
口する。この後， エミッタ部， ベース部， コレク
タ引きだし部にそれぞれメタル電極１４を形成して
バイポーラトランジスタ構造が完成する。この段階にお
ける状態が図２（ｃ）に示されている。
【００１３】
【発明の効果】本発明により， 高不純物濃度の薄いベ
ース層を有し， 低抵抗の外部ベースとエミッタがセル
フアラインして形成される構造のバイポーラトランジス
タが実現され，バイポーラトランジスタの高速化に寄与
するところが大きい。
ース層を有し， 低抵抗の外部ベースとエミッタがセル
フアラインして形成される構造のバイポーラトランジス
タが実現され，バイポーラトランジスタの高速化に寄与
するところが大きい。
【図１】 本発明の原理説明図である。
【図２】 本発明の実施例を示す図である。
【図３】 従来例の説明図である。
１， ３１ Ｓｉ基板
２， ３２ フィールド酸化膜
３， ３４ コレクタ活性領域層
４， 外部ベース層
５， ３５ 真性ベース層
６， １１， ３８， ３９ ポリＳｉ層７， １
０ ＳｉＯ２膜 ８ マスク材 ９ サイドウォール膜 １２， ３７ エミッタ層 １３ ベース窓 １４ メタル電極
０ ＳｉＯ２膜 ８ マスク材 ９ サイドウォール膜 １２， ３７ エミッタ層 １３ ベース窓 １４ メタル電極
Claims (4)
- 【請求項１】 半導体基板上に形成されたフィールド
絶縁膜上にベース引き出し電極部を持つ半導体装置の製
造方法において，エピ・ポリ同時成長によりコレクタ活
性領域となるシリコン単結晶層と後にベース引出し電極
となるポリシリコン層を形成する工程と，真性ベース層
となるシリコンエピタキシャル層を形成する工程と，エ
ミッタ領域にのみサイドウォールを有するマスク材を形
成する工程と，ベース引き出し電極にのみ高濃度イオン
注入を行う工程と，平坦化の後，該マスク材を選択的に
除去する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記真性ベース層は，低温エピタキシ
ャル成長法とエピ・ポリ同時成長法の中の一方によって
形成されることを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項３】 前記マスク材はポリシリコンで，サイ
ドウォールは酸化シリコンと窒化シリコンの中の一つに
よって構成されることを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項４】 前記平坦化は，二酸化シリコンの化学
気相成長（ＣＶＤ） 法とＳＯＧ （Ｓｐｉｎ Ｏｎ
Ｇｌａｓｓ）塗布法の中の一方によって実施されること
を特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130192A JPH04356928A (ja) | 1991-06-03 | 1991-06-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130192A JPH04356928A (ja) | 1991-06-03 | 1991-06-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04356928A true JPH04356928A (ja) | 1992-12-10 |
Family
ID=15028289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3130192A Withdrawn JPH04356928A (ja) | 1991-06-03 | 1991-06-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04356928A (ja) |
-
1991
- 1991-06-03 JP JP3130192A patent/JPH04356928A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |