JPH04359375A - 分割回路のマージ方式 - Google Patents
分割回路のマージ方式Info
- Publication number
- JPH04359375A JPH04359375A JP3133862A JP13386291A JPH04359375A JP H04359375 A JPH04359375 A JP H04359375A JP 3133862 A JP3133862 A JP 3133862A JP 13386291 A JP13386291 A JP 13386291A JP H04359375 A JPH04359375 A JP H04359375A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- merging
- divided
- limit value
- clock phase
- Prior art date
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- Pending
Links
- 238000007689 inspection Methods 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 4
- 238000004088 simulation Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、スキャンパスを利用し
た回路分割により作成された論理分割回路をテストパタ
ン生成システムの許容回路規模の限度までマージを行う
分割回路マージ方式に関する。
た回路分割により作成された論理分割回路をテストパタ
ン生成システムの許容回路規模の限度までマージを行う
分割回路マージ方式に関する。
【０００２】
【従来の技術】従来の分割回路のマージ方式は、分割回
路の使用クロック相の種類を意識せずにマージ（併合）
を行っていた。
路の使用クロック相の種類を意識せずにマージ（併合）
を行っていた。
【０００３】
【発明が解決しようとする課題】上述した従来の分割回
路マージ方式は、分割回路の使用クロック相の種類を意
識せずにマージを行っていたため、マージ後の分割回路
の使用クロック相の種類が多くなり、この分割回路につ
いてのテストパタン生成において、シミュレーション時
間が増大すると共に、テストパタンのデータ量が増大す
るという欠点があった。
路マージ方式は、分割回路の使用クロック相の種類を意
識せずにマージを行っていたため、マージ後の分割回路
の使用クロック相の種類が多くなり、この分割回路につ
いてのテストパタン生成において、シミュレーション時
間が増大すると共に、テストパタンのデータ量が増大す
るという欠点があった。
【０００４】
【課題を解決するための手段】本発明は、マージ前の分
割回路の使用クロック相を検査する分割回路クロック相
属性検査手段と、マージ後の分割回路の回路規模の制限
値を記憶するマージ分割回路の回路規模制限値記憶手段
と、分割回路クロック相属性検査手段が検査した分割回
路を入力し、使用クロック相の種類を最小にし、かつ回
路規模の制限値までマージを行う分割回路マージ手段と
を備え、スキャンパスを利用した回路分割により作成さ
れた論理分割回路のマージを行う。
割回路の使用クロック相を検査する分割回路クロック相
属性検査手段と、マージ後の分割回路の回路規模の制限
値を記憶するマージ分割回路の回路規模制限値記憶手段
と、分割回路クロック相属性検査手段が検査した分割回
路を入力し、使用クロック相の種類を最小にし、かつ回
路規模の制限値までマージを行う分割回路マージ手段と
を備え、スキャンパスを利用した回路分割により作成さ
れた論理分割回路のマージを行う。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例を示すブロック図
である。図１において、回路分割部３は、論理回路情報
２を入力しスキャンパスを利用した通常の論理的な回路
分割を行い、分割回路情報を作成する。分割回路情報記
憶部４は、回路分割部３が作成した分割回路情報を記憶
する。
である。図１において、回路分割部３は、論理回路情報
２を入力しスキャンパスを利用した通常の論理的な回路
分割を行い、分割回路情報を作成する。分割回路情報記
憶部４は、回路分割部３が作成した分割回路情報を記憶
する。
【０００７】分割回路マージ部５は、マージ分割回路の
回路規模制限値１を記憶するマージ分割回路の回路規模
制限値記憶手段６と、分割回路情報記憶部４に格納され
ている各分割回路に対し使用クロック相の種類を検査す
る分割回路クロック属性検査手段７と、分割回路クロッ
ク属性検査手段７が検査した分割回路を入力し、分割回
路の使用クロック相の種類を最少とし、かつマージ分割
回路の回路規模制限値記憶手段６に格納されているマー
ジ分割回路の回路規模の制限限度までマージを行う分割
回路マージ手段８とより構成される。
回路規模制限値１を記憶するマージ分割回路の回路規模
制限値記憶手段６と、分割回路情報記憶部４に格納され
ている各分割回路に対し使用クロック相の種類を検査す
る分割回路クロック属性検査手段７と、分割回路クロッ
ク属性検査手段７が検査した分割回路を入力し、分割回
路の使用クロック相の種類を最少とし、かつマージ分割
回路の回路規模制限値記憶手段６に格納されているマー
ジ分割回路の回路規模の制限限度までマージを行う分割
回路マージ手段８とより構成される。
【０００８】マージ分割回路情報記憶部９は、分割回路
マージ部５がマージ作成した分割回路情報を記憶する。 テストパタン生成部１０は、マージ分割回路情報記憶部
９に格納されている各分割回路についてテストパタンを
生成しテストパタン１１を出力する。
マージ部５がマージ作成した分割回路情報を記憶する。 テストパタン生成部１０は、マージ分割回路情報記憶部
９に格納されている各分割回路についてテストパタンを
生成しテストパタン１１を出力する。
【０００９】図２（ａ）〜（ｃ）は本実施例におけるマ
ージの前後の分割回路状態を示す図であって、図２（ａ
）は分割前の回路状態を示し、論理回路情報２のもので
ある。ここで、使用クロック相とは論理回路中のフリッ
プフロップを動作させるためのクロック信号の相を意味
する。また、回路規模とは論理回路を構成する機能素子
の数を単位としたものである。次に、図２（ｂ）はマー
ジ前の回路状態を示し、分割前の回路状態（図２（ａ）
参照）で示される論理回路情報２から、回路分割部３と
分割回路情報記憶部４と分割回路クロック属性検査手段
７とを用いて作成された分割回路の状態を示している。 更に図２（ｃ）はマージ後の回路状態を示し、マージ前
の回路状態（図２（ｂ）参照）で示される各分割回路か
ら、マージ分割回路の回路規模制限値記憶手段６と分割
回路マージ手段８を用いて作成されたマージ分割回路の
状態である。そして、マージ後の回路状態（図２（ｃ）
参照）のＡの分割回路は、マージ前の分割回路情報（図
２（ｂ）参照）の分割回路＃１、＃４より作成され、同
様に、Ｂの分割回路は分割回路＃２、＃３より作成され
たものである。
ージの前後の分割回路状態を示す図であって、図２（ａ
）は分割前の回路状態を示し、論理回路情報２のもので
ある。ここで、使用クロック相とは論理回路中のフリッ
プフロップを動作させるためのクロック信号の相を意味
する。また、回路規模とは論理回路を構成する機能素子
の数を単位としたものである。次に、図２（ｂ）はマー
ジ前の回路状態を示し、分割前の回路状態（図２（ａ）
参照）で示される論理回路情報２から、回路分割部３と
分割回路情報記憶部４と分割回路クロック属性検査手段
７とを用いて作成された分割回路の状態を示している。 更に図２（ｃ）はマージ後の回路状態を示し、マージ前
の回路状態（図２（ｂ）参照）で示される各分割回路か
ら、マージ分割回路の回路規模制限値記憶手段６と分割
回路マージ手段８を用いて作成されたマージ分割回路の
状態である。そして、マージ後の回路状態（図２（ｃ）
参照）のＡの分割回路は、マージ前の分割回路情報（図
２（ｂ）参照）の分割回路＃１、＃４より作成され、同
様に、Ｂの分割回路は分割回路＃２、＃３より作成され
たものである。
【００１０】
【発明の効果】以上説明したように本発明は、分割回路
の使用クロック相の種類を意識し、マージ後の分割回路
の使用クロック相の種類ができるだけ少なくなるように
分割回路のマージを行っているため、マージ後の分割回
路についてのテストパタン生成において、シミュレーシ
ョン時間が減少すると共に、テストパタンのデータ量が
減少するという効果がある。
の使用クロック相の種類を意識し、マージ後の分割回路
の使用クロック相の種類ができるだけ少なくなるように
分割回路のマージを行っているため、マージ後の分割回
路についてのテストパタン生成において、シミュレーシ
ョン時間が減少すると共に、テストパタンのデータ量が
減少するという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例におけるマージ前後の分割回路の状態
を示す図である。
を示す図である。
１ マージ分割回路の回路規模制限値２
論理回路情報 ３ 回路分割部 ４ 分割回路情報記憶部 ５ 分割回路マージ部 ６ マージ分割回路の回路規模制限値記憶手段７
分割回路クロック属性検査手段８ 分割
回路マージ手段 ９ マージ分割回路情報記憶部 １０ テストパタン生成部 １１ テストパタン
論理回路情報 ３ 回路分割部 ４ 分割回路情報記憶部 ５ 分割回路マージ部 ６ マージ分割回路の回路規模制限値記憶手段７
分割回路クロック属性検査手段８ 分割
回路マージ手段 ９ マージ分割回路情報記憶部 １０ テストパタン生成部 １１ テストパタン
Claims (1)
- 【請求項１】 スキャンパスを利用した回路分割によ
り作成された論理分割回路のマージ方式において、マー
ジ前の分割回路の使用クロック相を検査する分割回路ク
ロック相属性検査手段と、マージ後の分割回路の回路規
模の制限値を記憶するマージ分割回路の回路規模制限値
記憶手段と、前記分割回路クロック相属性検査手段が検
査した前記分割回路を入力し、前記使用クロック相の種
類を最小にし、かつ前記回路規模の制限値までマージを
行う分割回路マージ手段とを備えることを特徴とする分
割回路のマージ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3133862A JPH04359375A (ja) | 1991-06-05 | 1991-06-05 | 分割回路のマージ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3133862A JPH04359375A (ja) | 1991-06-05 | 1991-06-05 | 分割回路のマージ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04359375A true JPH04359375A (ja) | 1992-12-11 |
Family
ID=15114794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3133862A Pending JPH04359375A (ja) | 1991-06-05 | 1991-06-05 | 分割回路のマージ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04359375A (ja) |
-
1991
- 1991-06-05 JP JP3133862A patent/JPH04359375A/ja active Pending
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