JPH04236374A - テストパタン作成方式 - Google Patents
テストパタン作成方式Info
- Publication number
- JPH04236374A JPH04236374A JP3004154A JP415491A JPH04236374A JP H04236374 A JPH04236374 A JP H04236374A JP 3004154 A JP3004154 A JP 3004154A JP 415491 A JP415491 A JP 415491A JP H04236374 A JPH04236374 A JP H04236374A
- Authority
- JP
- Japan
- Prior art keywords
- divided
- test pattern
- circuits
- circuit
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 63
- 238000000034 method Methods 0.000 claims abstract description 10
- 238000010586 diagram Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、テストパタン作成方式
に関し、特に、回路分割の手法を用いたテストパタン作
成方式に関する。
に関し、特に、回路分割の手法を用いたテストパタン作
成方式に関する。
【０００２】
【従来の技術】従来、この種のテストパタン作成方式は
、回路分割を行い、各分割回路のテストパタンを作成し
、作成された各分割回路のテストパタンから、全分割回
路を一つずつ順番にテストするような回路全体のテスト
パタンを作成していた。
、回路分割を行い、各分割回路のテストパタンを作成し
、作成された各分割回路のテストパタンから、全分割回
路を一つずつ順番にテストするような回路全体のテスト
パタンを作成していた。
【０００３】
【発明が解決しようとする課題】上述した従来のテスト
パタン作成方式は、一分割ずつ順番にテストするような
回路全体のテストパタンを作成していたのでテストパタ
ン容量も大きくなり、実際にテストする時間も長大であ
るという欠点があった。
パタン作成方式は、一分割ずつ順番にテストするような
回路全体のテストパタンを作成していたのでテストパタ
ン容量も大きくなり、実際にテストする時間も長大であ
るという欠点があった。
【０００４】
【課題を解決するための手段】本発明のテストパタン作
成方式は、 （Ａ）論理回路に対して回路分割を行った後、各分割回
路に対して、テストコマンドのシーケンスを揃えたテス
トパタンを発生する手段と、 （Ｂ）全分割回路のうち、同時にテストできる回路を抽
出する手段と、 （Ｃ）全分割回路のテストパタンから、同時にテストで
きる分割回路を同時にテストするような回路全体のテス
トパタンを作成する手段と、を有している。
成方式は、 （Ａ）論理回路に対して回路分割を行った後、各分割回
路に対して、テストコマンドのシーケンスを揃えたテス
トパタンを発生する手段と、 （Ｂ）全分割回路のうち、同時にテストできる回路を抽
出する手段と、 （Ｃ）全分割回路のテストパタンから、同時にテストで
きる分割回路を同時にテストするような回路全体のテス
トパタンを作成する手段と、を有している。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例を示すフローチャ
ートである。本発明は、分割回路のテストパタン作成手
段１，同時テスト可能分割回路抽出手段２，回路全体の
作成手段３とから構成される。
ートである。本発明は、分割回路のテストパタン作成手
段１，同時テスト可能分割回路抽出手段２，回路全体の
作成手段３とから構成される。
【０００７】分割回路のテストパタン作成手段１は、分
割回路の論理接続モデル４を入力し、分割路のテストパ
タン６を作成する。その際に以下の一実施例のようなテ
ストコマンドのシーケンスに揃えておく。
割回路の論理接続モデル４を入力し、分割路のテストパ
タン６を作成する。その際に以下の一実施例のようなテ
ストコマンドのシーケンスに揃えておく。
【０００８】
【０００９】同時テスト可能分割回路抽出手段２は、分
割回路の論理接続モデル４を入力して、同時にテスト可
能な分割回路を抽出し、その情報を同時テスト可能分割
回路表５に出力する。
割回路の論理接続モデル４を入力して、同時にテスト可
能な分割回路を抽出し、その情報を同時テスト可能分割
回路表５に出力する。
【００１０】回路全体のテストパタン作成手段３は、分
割回路のテストパタン６と同時テスト可能分割回路表５
を入力し、同時にテストできる分割回路を同時にテスト
するような回路全体のテストパタン７を作成する。
割回路のテストパタン６と同時テスト可能分割回路表５
を入力し、同時にテストできる分割回路を同時にテスト
するような回路全体のテストパタン７を作成する。
【００１１】図２は、本発明の一使用例を示す模式図で
ある。８を回路全体とし、回路の分割を行い分割回路Ｐ
１，Ｐ２，Ｐ３を得たとする。まず、各分割回路に対し
てテストパタンを作成する。９，１０，１１は、それぞ
れ分割回路Ｐ１，Ｐ２，Ｐ３に対して作成されたテスト
パタンの一例である。また、各分割回路の論理接続モデ
ルを入力し、以下の条件に従って同時にテスト可能な分
割回路を抽出し、同時テスト可能分割回路表１２に出力
する。
ある。８を回路全体とし、回路の分割を行い分割回路Ｐ
１，Ｐ２，Ｐ３を得たとする。まず、各分割回路に対し
てテストパタンを作成する。９，１０，１１は、それぞ
れ分割回路Ｐ１，Ｐ２，Ｐ３に対して作成されたテスト
パタンの一例である。また、各分割回路の論理接続モデ
ルを入力し、以下の条件に従って同時にテスト可能な分
割回路を抽出し、同時テスト可能分割回路表１２に出力
する。
【００１２】（２つの分割回路Ｓ，Ｔが同時テスト可能
な条件は、Ｓ，Ｔがクロック端子、スキャンパス制御端
子等の共通回路のみを共有することである）分割回路Ｐ
１，Ｐ３は回路を共有していないので同時にテスト可能
である。ところが分割回路Ｐ２は分割回路Ｐ１とも分割
回路Ｐ３とも回路を共有しているので同時にテストでき
ない。この同時テスト可能分割回路表１２と各分割回路
Ｐ１〜Ｐ３のテストパタンから作成した回路全体のテス
トパタンが１３である。最初の３パタンは、分割回路Ｐ
１と分割回路Ｐ３のテストパタンから作成したもので、
分割回路Ｐ１，Ｐ３をテストすることが可能である。ま
た、後半の３パタンは分割回路Ｐ２のテストパタンから
作成したもので、分割回路Ｐ２のみをテストすることが
できる。
な条件は、Ｓ，Ｔがクロック端子、スキャンパス制御端
子等の共通回路のみを共有することである）分割回路Ｐ
１，Ｐ３は回路を共有していないので同時にテスト可能
である。ところが分割回路Ｐ２は分割回路Ｐ１とも分割
回路Ｐ３とも回路を共有しているので同時にテストでき
ない。この同時テスト可能分割回路表１２と各分割回路
Ｐ１〜Ｐ３のテストパタンから作成した回路全体のテス
トパタンが１３である。最初の３パタンは、分割回路Ｐ
１と分割回路Ｐ３のテストパタンから作成したもので、
分割回路Ｐ１，Ｐ３をテストすることが可能である。ま
た、後半の３パタンは分割回路Ｐ２のテストパタンから
作成したもので、分割回路Ｐ２のみをテストすることが
できる。
【００１３】本実施例では、便宜上組み合わせ回路を用
いて説明したが、順序回路でも同じ方法で回路全体のテ
ストパタンを作成することが可能である。但し、その場
合には、各分割回路のテストコマンドのシーケンスを揃
えておく必要があり、本発明では各分割回路のテストパ
タン作成時にその機能をもりこんである。
いて説明したが、順序回路でも同じ方法で回路全体のテ
ストパタンを作成することが可能である。但し、その場
合には、各分割回路のテストコマンドのシーケンスを揃
えておく必要があり、本発明では各分割回路のテストパ
タン作成時にその機能をもりこんである。
【００１４】
【発明の効果】以上説明したように本発明は、分割回路
のテストパタン作成時にテストコマンドのシーケンスを
揃え、同時にテストできる分割回路を同時にテストする
ような回路全体のテストパタンを作成することにより、
テストパタンの容量を小さくし、実際のテスト時間も短
くすることが可能である。
のテストパタン作成時にテストコマンドのシーケンスを
揃え、同時にテストできる分割回路を同時にテストする
ような回路全体のテストパタンを作成することにより、
テストパタンの容量を小さくし、実際のテスト時間も短
くすることが可能である。
【図１】本発明の一実施例を示すフローチャートである
。
。
【図２】図１に示すテストパターン作成方式の一使用例
を示す模式図である。
を示す模式図である。
Claims (1)
- 【請求項１】（Ａ）論理回路に対して回路分割を行った
後、各分割回路に対して、テストコマンドのシーケンス
を揃えたテストパタンを発生する手段と、（Ｂ）全分割
回路のうち、同時にテストできる回路を抽出する手段と
、 （Ｃ）全分割回路のテストパタンから、同時にテストで
きる分割回路を同時にテストするような回路全体のテス
トパタンを作成する手段と、を含むことを特徴とするテ
ストパタン作成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004154A JPH04236374A (ja) | 1991-01-18 | 1991-01-18 | テストパタン作成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004154A JPH04236374A (ja) | 1991-01-18 | 1991-01-18 | テストパタン作成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04236374A true JPH04236374A (ja) | 1992-08-25 |
Family
ID=11576840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3004154A Pending JPH04236374A (ja) | 1991-01-18 | 1991-01-18 | テストパタン作成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04236374A (ja) |
-
1991
- 1991-01-18 JP JP3004154A patent/JPH04236374A/ja active Pending
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