JPH0435939Y2 - - Google Patents
Info
- Publication number
- JPH0435939Y2 JPH0435939Y2 JP1985099411U JP9941185U JPH0435939Y2 JP H0435939 Y2 JPH0435939 Y2 JP H0435939Y2 JP 1985099411 U JP1985099411 U JP 1985099411U JP 9941185 U JP9941185 U JP 9941185U JP H0435939 Y2 JPH0435939 Y2 JP H0435939Y2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- switch circuit
- circuit
- external terminal
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Microcomputers (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
この考案はシングルチツプマイクロコンピユー
タにおける発振回路に関するものである。
タにおける発振回路に関するものである。
シングルチツプマイクロコンピユータの従来の
発振回路を第３図に示す。第３図において１はイ
ンバータ、２は第１の外部端子（図面記号をXin
とする）、３は第２の外部端子（図面記号をXout
とする）、７は水晶振動子、８，９はそれぞれコ
ンデンサ、１０，１１はそれぞれ接続端子であ
る。
発振回路を第３図に示す。第３図において１はイ
ンバータ、２は第１の外部端子（図面記号をXin
とする）、３は第２の外部端子（図面記号をXout
とする）、７は水晶振動子、８，９はそれぞれコ
ンデンサ、１０，１１はそれぞれ接続端子であ
る。
インバータ１の入力端子は端子Xin２に接続さ
れており、インバータ１の出力端子は端子Xout
３に接続されている。７，８，９，１０，１１は
この半導体電子回路外の回路で、端子１０を端子
２に接続し、端子１１を端子３に接続するとコン
デンサ８，９と水晶振動子７のLC回路がインバ
ータ１の正帰還回路として接続され、インバータ
１は発振回路を構成し、この発振出力は半導体電
子回路のシステムクロツクとして用いられる。
れており、インバータ１の出力端子は端子Xout
３に接続されている。７，８，９，１０，１１は
この半導体電子回路外の回路で、端子１０を端子
２に接続し、端子１１を端子３に接続するとコン
デンサ８，９と水晶振動子７のLC回路がインバ
ータ１の正帰還回路として接続され、インバータ
１は発振回路を構成し、この発振出力は半導体電
子回路のシステムクロツクとして用いられる。
シングルチツプマイクロコンピユータではシス
テムクロツクを自己発振せず、これを外部から貰
う場合がある。この場合、外部からのクロツク信
号（この明細書では第１の信号という）を端子
Xin２から入力すればインバータ１はこれを増幅
してシステムクロツクとして用いる。この場合端
子Xout３は利用されないことになる。
テムクロツクを自己発振せず、これを外部から貰
う場合がある。この場合、外部からのクロツク信
号（この明細書では第１の信号という）を端子
Xin２から入力すればインバータ１はこれを増幅
してシステムクロツクとして用いる。この場合端
子Xout３は利用されないことになる。
シングルチツプマイクロコンピユータでは外部
回路へ接続するための端子の数を出来るだけ少数
にして全体を小形にしたい要求があり、クロツク
信号を自己発振しない場合には利用されることの
ない端子Xoutを設けておくのは問題であつた。
回路へ接続するための端子の数を出来るだけ少数
にして全体を小形にしたい要求があり、クロツク
信号を自己発振しない場合には利用されることの
ない端子Xoutを設けておくのは問題であつた。
この考案は上記のような問題点を解決するため
になされたもので、端子Xoutが利用されない状
態で、このマイクロコンピユータから外部へ出力
したい信号（この明細書では第２の信号という）
の出力端子として端子Xoutを共用して、信号端
子数を減少することを目的としている。
になされたもので、端子Xoutが利用されない状
態で、このマイクロコンピユータから外部へ出力
したい信号（この明細書では第２の信号という）
の出力端子として端子Xoutを共用して、信号端
子数を減少することを目的としている。
この考案では第１及び第２のスイツチ回路を設
け、第１のスイツチ回路がオン状態のときはイン
バータの出力端子からこの第１のスイツチ回路を
介して端子Xoutに接続し、この場合は第２のス
イツチ回路をオフ状態に保ち、第１のスイツチ回
路をオフ状態にしたときは第２のスイツチ回路は
オン状態になり、この第２のスイツチ回路を介し
て第２の信号が端子Xoutに接続されるようにし
た。
け、第１のスイツチ回路がオン状態のときはイン
バータの出力端子からこの第１のスイツチ回路を
介して端子Xoutに接続し、この場合は第２のス
イツチ回路をオフ状態に保ち、第１のスイツチ回
路をオフ状態にしたときは第２のスイツチ回路は
オン状態になり、この第２のスイツチ回路を介し
て第２の信号が端子Xoutに接続されるようにし
た。
以上のように、この考案では簡単な回路により
端子Xoutが共用できる。
端子Xoutが共用できる。
以下この考案の実施例を図面について説明す
る。第１図はこの考案の一実施例を示すブロツク
図で、図において第３図と同一符号は同一又は相
当部分を示し、４は第１のスイツチ回路、５は第
２のスイツチ回路、６は第２の信号（図面記号を
信号Ｓとする）の接続端子である。第２図は第１
図におけるスイツチ回路４の構成例を示す回路図
で、４１，４２はそれぞれトランジスタで双方向
へ導通するオン状態と、導通がしや断されるオフ
状態との両様に制御される。スイツチ回路５もス
イツチ回路４と同様な構成であるが、スイツチ回
路４がオンのときスイツチ回路５はオフに、スイ
ツチ回路４がオフのときスイツチ回路５はオンに
制御される。
る。第１図はこの考案の一実施例を示すブロツク
図で、図において第３図と同一符号は同一又は相
当部分を示し、４は第１のスイツチ回路、５は第
２のスイツチ回路、６は第２の信号（図面記号を
信号Ｓとする）の接続端子である。第２図は第１
図におけるスイツチ回路４の構成例を示す回路図
で、４１，４２はそれぞれトランジスタで双方向
へ導通するオン状態と、導通がしや断されるオフ
状態との両様に制御される。スイツチ回路５もス
イツチ回路４と同様な構成であるが、スイツチ回
路４がオンのときスイツチ回路５はオフに、スイ
ツチ回路４がオフのときスイツチ回路５はオンに
制御される。
次に動作について説明する。スイツチ回路４を
オンにスイツチ回路５をオフにすれば、第１図の
回路は第３図の回路と等価になる。
オンにスイツチ回路５をオフにすれば、第１図の
回路は第３図の回路と等価になる。
スイツチ回路４をオフにスイツチ回路５をオン
にすれば、インバータ１は端子Xin２からの第１
の信号を入力して増幅しこれをシステムクロツク
にすると共に、第２の信号を端子Xout３から外
部へ出力できる接続となる。
にすれば、インバータ１は端子Xin２からの第１
の信号を入力して増幅しこれをシステムクロツク
にすると共に、第２の信号を端子Xout３から外
部へ出力できる接続となる。
以上のようにこの考案によれば、インバータを
発振回路として使用しないときには不要である第
２の外部端子を、外部クロツクによる場合出力を
必要とする信号の出力端子として共用したので、
外部端子数を減少することができる。
発振回路として使用しないときには不要である第
２の外部端子を、外部クロツクによる場合出力を
必要とする信号の出力端子として共用したので、
外部端子数を減少することができる。
第１図はこの考案の一実施例を示すブロツク
図、第２図は第１図のスイツチ回路の構成例を示
す図、第３図は従来の回路を示すブロツク図であ
る。 １はインバータ、２は第１の外部端子、３は第
２の外部端子、４は第１のスイツチ回路、５は第
２のスイツチ回路、６は第２の信号の接続される
端子である。尚、各図中同一符号は同一又は相当
部分を示す。
図、第２図は第１図のスイツチ回路の構成例を示
す図、第３図は従来の回路を示すブロツク図であ
る。 １はインバータ、２は第１の外部端子、３は第
２の外部端子、４は第１のスイツチ回路、５は第
２のスイツチ回路、６は第２の信号の接続される
端子である。尚、各図中同一符号は同一又は相当
部分を示す。
Claims (1)
- 【実用新案登録請求の範囲】 インバータと、このインバータの入力端子が接
続される第１の外部端子と、上記インバータの出
力端子が接続される第２の外部端子とを備え、こ
の第２の外部端子と上記第１の外部端子との間に
フイードバツク回路を外部接続したとき上記イン
バータは発振回路の構成要素となり、上記第１の
外部端子と上記第２の外部端子との間の外部接続
をしや断したとき、上記第１の外部端子からチツ
プ内へ第１の信号が入力可能となる半導体電子回
路において、 同一チツプ上に、共にトランジスタを並列接続
した構成の第１のスイツチ回路と第２のスイツチ
回路を設け、上記インバータの出力端子と上記第
２の外部端子との間に上記第１のスイツチ回路を
挿入し、この半導体電子回路内の第２の信号を上
記第２のスイツチ回路を介して上記第２の外部端
子に接続した回路をチツプ上に配置し、 上記第１のスイツチ回路をオン状態にし、上記
第２のスイツチ回路をオフ状態に制御して上記発
振回路の構成を可能にし、上記第１のスイツチ回
路をオフ状態にし、上記第２のスイツチ回路をオ
ン状態に制御して上記第１の信号を上記第１の外
部端子に入力し、かつ上記第２の信号を上記第２
の外部端子に出力することを可能にすることを特
徴とする半導体電子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985099411U JPH0435939Y2 (ja) | 1985-06-28 | 1985-06-28 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985099411U JPH0435939Y2 (ja) | 1985-06-28 | 1985-06-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS628715U JPS628715U (ja) | 1987-01-20 |
| JPH0435939Y2 true JPH0435939Y2 (ja) | 1992-08-25 |
Family
ID=30968264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985099411U Expired JPH0435939Y2 (ja) | 1985-06-28 | 1985-06-28 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0435939Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6363204A (ja) * | 1986-09-03 | 1988-03-19 | Nec Corp | 集積回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155774A (ja) * | 1984-08-27 | 1986-03-20 | Seiko Epson Corp | １チツプマイクロコンピユ−タ |
-
1985
- 1985-06-28 JP JP1985099411U patent/JPH0435939Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS628715U (ja) | 1987-01-20 |
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