JPH0436015B2 - - Google Patents
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- JPH0436015B2 JPH0436015B2 JP62044327A JP4432787A JPH0436015B2 JP H0436015 B2 JPH0436015 B2 JP H0436015B2 JP 62044327 A JP62044327 A JP 62044327A JP 4432787 A JP4432787 A JP 4432787A JP H0436015 B2 JPH0436015 B2 JP H0436015B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- backprojection
- fpu
- adder
- back projection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Apparatus For Radiation Diagnosis (AREA)
- Image Processing (AREA)
- Image Analysis (AREA)
- Analysing Materials By The Use Of Radiation (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、被検体を挟んでＸ線管と多チヤネル
Ｘ線検出器を設置して収集された投影データに基
づく画像再構成を行う複数の高速演算プロセツサ
（以下、FPUと言う）に逆投影専用の逆投影器
（以下、BPUと言う）を付加したＸ線断層撮影装
置（以下、CT装置と言う）に関する。
Ｘ線検出器を設置して収集された投影データに基
づく画像再構成を行う複数の高速演算プロセツサ
（以下、FPUと言う）に逆投影専用の逆投影器
（以下、BPUと言う）を付加したＸ線断層撮影装
置（以下、CT装置と言う）に関する。
（従来の技術）
従来から、Ｘ線を多数の角度方向から被検体に
スキヤン照射して多数の投影データを収集し、該
投影データに基づく画像再構成演算処理によつて
所望の部位の断層像をCRT等に画像表示するCT
装置はよく知られている。
スキヤン照射して多数の投影データを収集し、該
投影データに基づく画像再構成演算処理によつて
所望の部位の断層像をCRT等に画像表示するCT
装置はよく知られている。
この様なCT装置におけるデータ処理は、基本
的には前処理、再構成演算処理及び後処理の各工
程からなる。前処理において、Ｘ線検出器の出力
は増幅、積分、アナログ・デイジタル変換、対数
変換等や投影データに関する補正（Ｘ線強度、線
質効果、散乱線等の補正）が行われる。再構成演
算処理工程において、前処理された投影データに
基づくフーリエ法、コンボリユーシヨン法等によ
る画像再構成演算及び投影データを２次元ピクセ
ル平面に割り当てる逆投影演算が行われる。即
ち、再構成演算処理工程によつてCRTに断層像
を表示するためのデータが作成される。画像表示
に供給された画素値（画素データ）は、後処理に
よつて記録媒体への格納に適する形に修正され
る。
的には前処理、再構成演算処理及び後処理の各工
程からなる。前処理において、Ｘ線検出器の出力
は増幅、積分、アナログ・デイジタル変換、対数
変換等や投影データに関する補正（Ｘ線強度、線
質効果、散乱線等の補正）が行われる。再構成演
算処理工程において、前処理された投影データに
基づくフーリエ法、コンボリユーシヨン法等によ
る画像再構成演算及び投影データを２次元ピクセ
ル平面に割り当てる逆投影演算が行われる。即
ち、再構成演算処理工程によつてCRTに断層像
を表示するためのデータが作成される。画像表示
に供給された画素値（画素データ）は、後処理に
よつて記録媒体への格納に適する形に修正され
る。
上記のCT装置では、常に画像の再現が精密、
かつ、高速に行われることが要求される。
かつ、高速に行われることが要求される。
この様な要望に応えるために種々のものが開発
されている。例えば特願昭61−189426号や第４図
に示す構成のものがある。前者は高速な再構成演
算を行う１個のFPUに逆投影のみを行う１個の
BPUを付加して構成され、後者は１個のFPU１
に複数のBPU２1，２2，……，２oを接続して構
成される。又、更に高速なデータ処理を行わんと
して、第４図に示すFPUとBPUからなる手段を
複数個備える方式、いわゆる並列処理方式のもの
が実現されている。いずれの場合も、FPUは前
処理された投影データを格納するメインメモリ及
び画像再構成を行う演算部を備え、BPUは独立
に逆投影を行う演算器、画像の各ピクセルと１対
１に対応したアドレスからなる画像メモリ、逆投
影加算器等を備える。
されている。例えば特願昭61−189426号や第４図
に示す構成のものがある。前者は高速な再構成演
算を行う１個のFPUに逆投影のみを行う１個の
BPUを付加して構成され、後者は１個のFPU１
に複数のBPU２1，２2，……，２oを接続して構
成される。又、更に高速なデータ処理を行わんと
して、第４図に示すFPUとBPUからなる手段を
複数個備える方式、いわゆる並列処理方式のもの
が実現されている。いずれの場合も、FPUは前
処理された投影データを格納するメインメモリ及
び画像再構成を行う演算部を備え、BPUは独立
に逆投影を行う演算器、画像の各ピクセルと１対
１に対応したアドレスからなる画像メモリ、逆投
影加算器等を備える。
一方、昨今前記の特願昭61−189426号にみられ
るCT装置の改良型、即ち、第５図に示す構成の
逆投影演算手段を備えたCT装置が開発されてい
る。該逆投影演算手段は１個のBPU１１と、こ
れに接続される２個のFPU１２及び１３とを備
える。そしてBPU１１は、各FPUか並列的に独
立して逆投影に必要なデータの供給を受ける２個
の逆投影実行部、いずれのFPUからもアクセス
可能な画像メモリ、加算器、制御部等を備え、前
処理後の各ビユーにおける同一の注目ピクセルの
逆投影を同時に実行し、該逆投影データを画像メ
モリに格納するようになつている。
るCT装置の改良型、即ち、第５図に示す構成の
逆投影演算手段を備えたCT装置が開発されてい
る。該逆投影演算手段は１個のBPU１１と、こ
れに接続される２個のFPU１２及び１３とを備
える。そしてBPU１１は、各FPUか並列的に独
立して逆投影に必要なデータの供給を受ける２個
の逆投影実行部、いずれのFPUからもアクセス
可能な画像メモリ、加算器、制御部等を備え、前
処理後の各ビユーにおける同一の注目ピクセルの
逆投影を同時に実行し、該逆投影データを画像メ
モリに格納するようになつている。
この様なCT装置において、制御部の制御下で
所定の逆投影演算処理が実行されることにより、
所期の目的が達成される。しかも、第５図のCT
装置にあつては、並列演算処理方式の逆投影演算
手段の構成が簡単になると言う利点がある。
所定の逆投影演算処理が実行されることにより、
所期の目的が達成される。しかも、第５図のCT
装置にあつては、並列演算処理方式の逆投影演算
手段の構成が簡単になると言う利点がある。
ところで第５図のCT装置の逆投影動作を制御
する制御部は、いずれか一方のFPU、例えば
FPU１２に接続され、FPU１２からBPU１１の
制御レジスタに、制御に係わるデータ（画像再構
成領域の形状の選択、稼働FPUの数の設定等を
表わすデータ）の供給を受ける。即ち、制御部は
FPU１２をマスターに、FPU１３をスレブにし
た動作をしている。
する制御部は、いずれか一方のFPU、例えば
FPU１２に接続され、FPU１２からBPU１１の
制御レジスタに、制御に係わるデータ（画像再構
成領域の形状の選択、稼働FPUの数の設定等を
表わすデータ）の供給を受ける。即ち、制御部は
FPU１２をマスターに、FPU１３をスレブにし
た動作をしている。
（発明が解決しようとする問題点）
従つて、マスターのFPU１２が故障すると、
正常な逆投影演算ができないと言う問題がある。
正常な逆投影演算ができないと言う問題がある。
本発明は、かかる点に鑑みてなされたものであ
り、その目的は、並列処理を行う複数のFPUの
中で、マスターのFPUが故障した場合において
も、逆投影演算を行うことができるCT装置を提
供するにある。
り、その目的は、並列処理を行う複数のFPUの
中で、マスターのFPUが故障した場合において
も、逆投影演算を行うことができるCT装置を提
供するにある。
（問題点を解決するための手段）
上記目的を達成する本発明のＣ装置は、BPU
が、予め選択指定するFPUから供給される逆投
影制御に係わるデータに基づいて各部の動作を制
御する制御部と、FPUと同数用意され、各ビユ
ーにおける同一の注目ピクセルの逆投影を同時に
実行する逆投影実行部と、正常なFPUに接続さ
れている逆投影実行部のみの出力を加算する第１
加算器と、各FPUのいずれからもアクセスされ
る画像メモリと、該画像メモリから読出されたデ
ータと第１加算器の出力との加算をして、該読出
されたデータのアドレスに格納する第２加算器と
で構成される。
が、予め選択指定するFPUから供給される逆投
影制御に係わるデータに基づいて各部の動作を制
御する制御部と、FPUと同数用意され、各ビユ
ーにおける同一の注目ピクセルの逆投影を同時に
実行する逆投影実行部と、正常なFPUに接続さ
れている逆投影実行部のみの出力を加算する第１
加算器と、各FPUのいずれからもアクセスされ
る画像メモリと、該画像メモリから読出されたデ
ータと第１加算器の出力との加算をして、該読出
されたデータのアドレスに格納する第２加算器と
で構成される。
（実施例）
以下、図を参照して本発明について詳細に説明
する。第１図は、本発明の一実施例によるCT装
置のBPUを示す構成図である。BPU１１は第５
図の場合と同様FPU１２及び１３に接続されて
いる（第１図では省略）。逆投影実行部１４及び
１５はBPU１１に接続されるFPUの数に対応し
て設けられており、本実施例では２個の構成とな
つている。逆投影実行部１４は汎用バス１６を介
してFPU１２に接続されるアドレス発生部１７
及びデータメモリ１８を有する。又、逆投影実行
部１５は汎用バス１９を介してFPU１３に接続
されるアドレス発生部２０及びデータメモリ２１
を有する。制御レジスタ２２及び２３も個々の
FPUに対応して設置されており、各FPUからの
制御データの転送を受け入れる。制御部２４はス
イツチ２５で選択指定するFPUに接続されてい
る制御レジスタの内容に基づき各部の動作を制御
する。加算器２６の入力ポートには制御部２４の
制御下で“１”又は“０”を出力するバツフアア
ンプ２７及び２８が接続され、逆投影実行部１４
及び１５から出力される同一ピクセルに対応する
データを加算する構成となつている。画像メモリ
２９は画像の各ピクセルと１対１に対応したアド
レスを有し、汎用バス１６及び１７夫々に接続さ
れるポートを有する。加算器３０は画像メモリ２
９から読出されたデータと加算器２６からのデー
タの加算をし、その結果を該読出されたデータの
アドレスに格納する。
する。第１図は、本発明の一実施例によるCT装
置のBPUを示す構成図である。BPU１１は第５
図の場合と同様FPU１２及び１３に接続されて
いる（第１図では省略）。逆投影実行部１４及び
１５はBPU１１に接続されるFPUの数に対応し
て設けられており、本実施例では２個の構成とな
つている。逆投影実行部１４は汎用バス１６を介
してFPU１２に接続されるアドレス発生部１７
及びデータメモリ１８を有する。又、逆投影実行
部１５は汎用バス１９を介してFPU１３に接続
されるアドレス発生部２０及びデータメモリ２１
を有する。制御レジスタ２２及び２３も個々の
FPUに対応して設置されており、各FPUからの
制御データの転送を受け入れる。制御部２４はス
イツチ２５で選択指定するFPUに接続されてい
る制御レジスタの内容に基づき各部の動作を制御
する。加算器２６の入力ポートには制御部２４の
制御下で“１”又は“０”を出力するバツフアア
ンプ２７及び２８が接続され、逆投影実行部１４
及び１５から出力される同一ピクセルに対応する
データを加算する構成となつている。画像メモリ
２９は画像の各ピクセルと１対１に対応したアド
レスを有し、汎用バス１６及び１７夫々に接続さ
れるポートを有する。加算器３０は画像メモリ２
９から読出されたデータと加算器２６からのデー
タの加算をし、その結果を該読出されたデータの
アドレスに格納する。
以上の構成において、先ずFPU１２及び１３
共に正常で、FPU１２をマスターにして逆投影
演算を行う場合（スイツチ２５がFPU１２側に
ある場合）について説明する。このとき、制御レ
ジスタ２２及び２３にはFPU１２及び１３から
の制御データが夫々転送されてくるが、FPU１
２をマスターとしているので、制御部２４は制御
レジスタ２２の内容に基づき逆投影演算を制御す
る。又、バツフアアンプ２７及び２８の各出力は
“１”となつており、加算器２６は通常の加算が
可能な状態、即ち、逆投影実行部１４及び１５の
出力を加算して出力する。この状態にて、FPU
１２は、第２図ａに示すｉビユーの投影データの
前処理をし、汎用バス１６を介してデータメモリ
１８に書込む。FPU１３はFPU１２と同じタイ
ミングで第２図ｂに示すｊビユーの投影データの
前処理をし、汎用バス１９を介してデータメモリ
２１に書込む。逆投影実行部１４及び１５は同一
のピクセル３１（第２図参照）に注目して逆投影
を実行する。即ち、アドレス発生部１７及び２０
がｉビユー及びｊビユーにおける前記注目ピクセ
ル３１に対応するデータが格納されているデータ
メモリ１８及び２１夫々のアドレスを発生する。
そして、データメモリ１８及び２１からｉビユー
及びｊビユーにおける注目ピクセル３１に対応す
る投影データが読出される。読出された２つのデ
ータは加算器２６で加算された後、画像メモリ２
９の現在注目しているピクセル３１に対応したア
ドレスから読出されたそれまでの逆投影データに
加算され、再び同じアドレスに書込まれる。これ
によりｉビユー及びｊビユーにおける注目ピクセ
ル３１の逆投影が同時に実行される。上記動作が
全てのビユーの全てのピクセルにわたつて行われ
逆投影が完了する。一連の逆投影動作が終了した
後、必要に応じてFPU１２及び１３は、画像メ
モリ２９にアクセスして並列処理を行う。
共に正常で、FPU１２をマスターにして逆投影
演算を行う場合（スイツチ２５がFPU１２側に
ある場合）について説明する。このとき、制御レ
ジスタ２２及び２３にはFPU１２及び１３から
の制御データが夫々転送されてくるが、FPU１
２をマスターとしているので、制御部２４は制御
レジスタ２２の内容に基づき逆投影演算を制御す
る。又、バツフアアンプ２７及び２８の各出力は
“１”となつており、加算器２６は通常の加算が
可能な状態、即ち、逆投影実行部１４及び１５の
出力を加算して出力する。この状態にて、FPU
１２は、第２図ａに示すｉビユーの投影データの
前処理をし、汎用バス１６を介してデータメモリ
１８に書込む。FPU１３はFPU１２と同じタイ
ミングで第２図ｂに示すｊビユーの投影データの
前処理をし、汎用バス１９を介してデータメモリ
２１に書込む。逆投影実行部１４及び１５は同一
のピクセル３１（第２図参照）に注目して逆投影
を実行する。即ち、アドレス発生部１７及び２０
がｉビユー及びｊビユーにおける前記注目ピクセ
ル３１に対応するデータが格納されているデータ
メモリ１８及び２１夫々のアドレスを発生する。
そして、データメモリ１８及び２１からｉビユー
及びｊビユーにおける注目ピクセル３１に対応す
る投影データが読出される。読出された２つのデ
ータは加算器２６で加算された後、画像メモリ２
９の現在注目しているピクセル３１に対応したア
ドレスから読出されたそれまでの逆投影データに
加算され、再び同じアドレスに書込まれる。これ
によりｉビユー及びｊビユーにおける注目ピクセ
ル３１の逆投影が同時に実行される。上記動作が
全てのビユーの全てのピクセルにわたつて行われ
逆投影が完了する。一連の逆投影動作が終了した
後、必要に応じてFPU１２及び１３は、画像メ
モリ２９にアクセスして並列処理を行う。
一方、FPU１２及び１３が共に正常で、FPU
１３をマスターにして逆投影を行う場合、スイツ
チ２５がFPU１３側に切替えられ、制御部２４
が制御レジスタ２３の内容に基づいて逆投影演算
を制御する。この点が上記の例と相違するだけ
で、他の各部の基本的な動作は上記の場合と同じ
様に実行され、所定の逆投影演算が終了する。
１３をマスターにして逆投影を行う場合、スイツ
チ２５がFPU１３側に切替えられ、制御部２４
が制御レジスタ２３の内容に基づいて逆投影演算
を制御する。この点が上記の例と相違するだけ
で、他の各部の基本的な動作は上記の場合と同じ
様に実行され、所定の逆投影演算が終了する。
次に、FPU１２又は１３のいずれか一方、例
えばFPU１３が故障で、FPU１２が正常な場合
について説明する。このとき、FPU１２をマス
ターにせざるを得ないので、スイツチ２５を
FPU１２側にする。制御部２４は制御レジスタ
２２の内容に基づき各部の動作を制御する。この
制御下では逆投影実行部１４のみが駆動され、バ
ツフアアンプ２７及び２８には“１”及び“０”
が夫々入力される。従つて、加算器２６の出力は
逆投影実行部１４の出力そのものとなる。加算器
３０及び画像メモリ２９における動作は前記の
FPU１２及び１３が共に正常な場合と同様であ
る。
えばFPU１３が故障で、FPU１２が正常な場合
について説明する。このとき、FPU１２をマス
ターにせざるを得ないので、スイツチ２５を
FPU１２側にする。制御部２４は制御レジスタ
２２の内容に基づき各部の動作を制御する。この
制御下では逆投影実行部１４のみが駆動され、バ
ツフアアンプ２７及び２８には“１”及び“０”
が夫々入力される。従つて、加算器２６の出力は
逆投影実行部１４の出力そのものとなる。加算器
３０及び画像メモリ２９における動作は前記の
FPU１２及び１３が共に正常な場合と同様であ
る。
又、これとは逆にFPU１２が故障で、FPU１
３が正常な場合、FPU１３をマスターにした
（スイツチ２５がFPU１３側に切替えられる）逆
投影演算が行われる。即ち、制御レジスタ２３の
内容に基づいた制御が実行され、逆投影実行部１
５のみが駆動され、バツフアアンプ２７に“０”、
バツフアアンプ２８に“１”が夫々与えられる。
従つて、加算器２６の出力は逆投影実行部１５の
出力そのものとなる。又、加算器３０及び画像メ
モリ２９における動作は前記のFPU１３の故障
の場合と同様である。
３が正常な場合、FPU１３をマスターにした
（スイツチ２５がFPU１３側に切替えられる）逆
投影演算が行われる。即ち、制御レジスタ２３の
内容に基づいた制御が実行され、逆投影実行部１
５のみが駆動され、バツフアアンプ２７に“０”、
バツフアアンプ２８に“１”が夫々与えられる。
従つて、加算器２６の出力は逆投影実行部１５の
出力そのものとなる。又、加算器３０及び画像メ
モリ２９における動作は前記のFPU１３の故障
の場合と同様である。
上記の様に第１図の構成においては、一方の
FPUが故障しても、スイツチ２５の切替え操作
で正常なFPUをマスターにして逆投影を継続す
ることができる。
FPUが故障しても、スイツチ２５の切替え操作
で正常なFPUをマスターにして逆投影を継続す
ることができる。
尚、上記実施例において、スイツチの切替えは
手動で行われる様な説明となつているが、FPU
の故障を表わす信号で駆動されるスイツチ駆動部
を設けて自動的に切替え得るようにしてもよい。
又、スイツチは実施例の様な機械的な構成以外
に、CT装置の主要部を構成するコンピユータの
アドレス上にマツピングされたソフトウエアスイ
ツチで構成するようにしてもよい。この場合、上
記コンピユータにシステム立上げ時の自己診断プ
ログラム等でFPUの異常を検出し、マスターと
するFPUを選択指定する機能をもたせることが
できる。又、上記実施例では２個のFPUの例が
示されているが、より多くのFPUを備えたCT装
置であつてもよい。この場合、BPUは第３図に
示すように、各FPUに接続される逆投影実行部
３２1，３２2，……，３２oと、ｎ個の入力ポー
トを有する加算器３３を備え、該加算器３３の出
力を加算器３０に与える構成となる。
手動で行われる様な説明となつているが、FPU
の故障を表わす信号で駆動されるスイツチ駆動部
を設けて自動的に切替え得るようにしてもよい。
又、スイツチは実施例の様な機械的な構成以外
に、CT装置の主要部を構成するコンピユータの
アドレス上にマツピングされたソフトウエアスイ
ツチで構成するようにしてもよい。この場合、上
記コンピユータにシステム立上げ時の自己診断プ
ログラム等でFPUの異常を検出し、マスターと
するFPUを選択指定する機能をもたせることが
できる。又、上記実施例では２個のFPUの例が
示されているが、より多くのFPUを備えたCT装
置であつてもよい。この場合、BPUは第３図に
示すように、各FPUに接続される逆投影実行部
３２1，３２2，……，３２oと、ｎ個の入力ポー
トを有する加算器３３を備え、該加算器３３の出
力を加算器３０に与える構成となる。
（発明の効果）
以上の通り、本発明のCT装置によれば、マス
ターとなるFPUを予め選択指定し、該FPUから
の制御データに基づき各部の動作を制御する制御
部の下で、FPUと同数用意される逆投影実行部
で各ビユーにおける同一の注目ピクセルの逆投影
を同時に実行すると共に、正常なFPUに接続さ
れている逆投影実行部のみの出力が加算して画像
メモリに与えるようにしたため、並列処理に当つ
て、マスターのFPUが故障したとしても、逆投
影演算を接続することができる。従つて、FPU
の故障によつてCT装置そのものがダウンするこ
とがない。
ターとなるFPUを予め選択指定し、該FPUから
の制御データに基づき各部の動作を制御する制御
部の下で、FPUと同数用意される逆投影実行部
で各ビユーにおける同一の注目ピクセルの逆投影
を同時に実行すると共に、正常なFPUに接続さ
れている逆投影実行部のみの出力が加算して画像
メモリに与えるようにしたため、並列処理に当つ
て、マスターのFPUが故障したとしても、逆投
影演算を接続することができる。従つて、FPU
の故障によつてCT装置そのものがダウンするこ
とがない。
第１図は本発明の一実施例による逆投影器
（BPU）を示す構成図、第２図はａ及びｂは本発
明の一実施例の動作説明図、第３図は本発明の他
の実施例における逆投影器を示す構成図、第４図
は従来の再構成演算手段を示す構成図、第５図は
並列処理方式の再構成演算手段の概念図である。 １，１２，１３……高速演算プロセツサ
（FPU）、２1，２2，〜，２o，１１……逆投影器
（BPU）、１４，１５，３２1，３２2，〜，３２o
……逆投影実行部、１６，１９……汎用バス、１
７，２０……アドレス発生部、１８，２１……デ
ータメモリ、２２，２３……制御レジスタ、２４
……制御部、２５……スイツチ、２６，３０，３
３……加算器、２７，２８……バツフアアンプ、
２９……画像メモリ。
（BPU）を示す構成図、第２図はａ及びｂは本発
明の一実施例の動作説明図、第３図は本発明の他
の実施例における逆投影器を示す構成図、第４図
は従来の再構成演算手段を示す構成図、第５図は
並列処理方式の再構成演算手段の概念図である。 １，１２，１３……高速演算プロセツサ
（FPU）、２1，２2，〜，２o，１１……逆投影器
（BPU）、１４，１５，３２1，３２2，〜，３２o
……逆投影実行部、１６，１９……汎用バス、１
７，２０……アドレス発生部、１８，２１……デ
ータメモリ、２２，２３……制御レジスタ、２４
……制御部、２５……スイツチ、２６，３０，３
３……加算器、２７，２８……バツフアアンプ、
２９……画像メモリ。
Claims (1)
- 【特許請求の範囲】 １ 前処理済みの投影データに基づく画像再構成
を行う複数の高速演算プロセツサに逆投影専用の
逆投影器を付加するＸ線断層撮影装置において、 該逆投影器は、予め選択指定する高速演算プロ
セツサから供給される逆投影制御に係わるデータ
に基づいて各部の動作を制御する制御部と、前記
高速演算プロセツサと同じ数だけ用意される手段
であつて、各高速演算プロセツサから逆投影に必
要なデータの供給を独立に受けると共に、各ビユ
ーにおける同一の注目ピクセルに対する逆投影を
同時に行う逆投影実行部と、正常な高速演算プロ
セツサに接続されている逆投影実行部のみの出力
を加算する第１加算器と、画像の各ピクセルと１
対１に対応したアドレスを有し、前記高速演算プ
ロセツサのいずれからもアクセスされる画像メモ
リと、該画像メモリから読出されたデータと前記
第１加算器の出力を加算し、その結果を該読出さ
れたデータのアドレスに格納する第２加算器とで
構成されることを特徴とするＸ線断層撮影装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044327A JPS63209628A (ja) | 1987-02-27 | 1987-02-27 | Ｘ線断層撮影装置 |
| PCT/JP1988/000169 WO1988006321A1 (fr) | 1987-02-19 | 1988-02-19 | Processeur de donnees pour la reconstruction d'images |
| DE3855671T DE3855671T2 (de) | 1987-02-19 | 1988-02-19 | Datenprozessor zur bildrekonstruktion |
| US07/274,997 US4941094A (en) | 1987-02-19 | 1988-02-19 | Image reconstruction data processing unit |
| EP88901919A EP0303709B1 (en) | 1987-02-19 | 1988-02-19 | Data processor for image reconstruction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044327A JPS63209628A (ja) | 1987-02-27 | 1987-02-27 | Ｘ線断層撮影装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63209628A JPS63209628A (ja) | 1988-08-31 |
| JPH0436015B2 true JPH0436015B2 (ja) | 1992-06-12 |
Family
ID=12688406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62044327A Granted JPS63209628A (ja) | 1987-02-19 | 1987-02-27 | Ｘ線断層撮影装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63209628A (ja) |
-
1987
- 1987-02-27 JP JP62044327A patent/JPS63209628A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63209628A (ja) | 1988-08-31 |
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