JPH04360251A - コンピュータシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータシステム、
特にキャッシュメモリを備えたコンピュータシステムに
関する。

【０００２】

【従来の技術】図６はキャッシュメモリを備えたコンピ
ュータシステムの従来の一般的な構成例を示すブロック
図である。

【０００３】図６において、参照符号１はデータ処理手
段としてのマイクロプロセッシングユニット（以下、Ｍ
ＰＵという）であり、２は主メモリである。両者間はア
ドレスバス７及びデータバス８で接続されている。

【０００４】参照符号３はキャッシュメモリであり、上
述のアドレスバス７及びデータバス８が接続されている
。キャッシュメモリ３は主メモリ２に比して小容量では
あるが高速動作するメモリであり、主メモリ２に格納さ
れているデータの一部を保持することが可能である。 キャッシュメモリ３にはＭＰＵ１からキャッシュ読出し
開始信号９が与えられている。

【０００５】キャッシュメモリ３は、ＭＰＵ１が読出し
対象としているデータを保持している場合にこれをキャ
ッシュヒットと称してヒット信号１３を出力し（アクテ
ィブにし）、ＭＰＵ１が読出し対象としているデータを
保持していない場合にこれをキャッシュミスと称してヒ
ット信号１３を出力しない（アクティブにしない）。ヒ
ット信号１３はシーケンサ４及び読出し完了信号発生器
５に与えられる。

【０００６】シーケンサ４は制御回路として機能し、Ｍ
ＰＵ１がデータの読出しを行う際にキャッシュメモリ３
からヒット信号１３が与えられた場合には動作せず、ヒ
ット信号１３が与えられない場合にはＭＰＵ１からデー
タの読出し時に出力される信号に準じた信号、即ち主メ
モリ読出し開始信号１０を主メモリ２へ出力する。また
読出し完了信号発生器５は、ヒット信号１３が与えられ
た場合にはキャッシュメモリ３からのデータの読出し完
了に伴ってキャッシュ読出し完了信号１１をＭＰＵ１へ
出力し、ヒット信号１３が与えられていない場合には主
メモリ２から主メモリ読出し完了信号１２が与えられる
とキャッシュ読出し完了信号１１をＭＰＵ１へ出力する
。

【０００７】なお、キャッシュメモリ３，　シーケンサ
４及び読出し完了信号発生器５によりキャッシュシステ
ム６を構成している。

【０００８】図７及び図８はこのような従来のコンピュ
ータシステムの動作状態を示すタイミングチャートであ
る。

【０００９】なおここでは、ＭＰＵ１によるデータの読
出し動作には最小２サイクルが必要であり、必要に応じ
て１サイクル単位で延長が可能である。またキャッシュ
メモリ３によるデータの読出し動作は、ヒット／ミスの
判定動作に１サイクル，その後のデータの読出し動作に
１サイクルの計２サイクルが必要である。更に、主メモ
リ２からのデータの読出しには３サイクルが必要である
とする。

【００１０】まず、キャッシュメモリ３がヒットした場
合の動作について、図７のタイミングチャートを参照し
て説明する。

【００１１】サイクルＳ１において、ＭＰＵ１が読出し
対象のデータのアドレスをアドレスバス７へ出力すると
共にキャッシュメモリ３へキャッシュ読出し開始信号９
を出力することにより、図７（ａ）に示されているよう
に、ＭＰＵ１によるデータの読出し動作が開始される。

【００１２】キャッシュメモリ３は、図７（ｂ）に示さ
れているように、キャッシュ読出し開始信号９が与えら
れることにより、アドレスバス７へ出力されているアド
レスを読込んでそれに対応するデータを保持しているか
否かの判定、即ちヒット／ミスの判定動作を開始する。 キャッシュメモリ３は、サイクルＳ１における判定動作
の結果、当該アドレスのデータを保持している場合には
ヒットと判定してヒット信号１３を出力すると共に、サ
イクルＳ２においてそのデータをデータバス８へ出力す
る。

【００１３】ＭＰＵ１は、キャッシュメモリ３からデー
タバス８へ出力されているデータを読込む。読出し完了
信号発生器５は、キャッシュメモリ３から出力されたヒ
ット信号１３を受けてサイクルＳ２においてキャッシュ
読出し完了信号１１をＭＰＵ１へ出力する。以上により
、サイクルＳ２内にＭＰＵ１によるデータの読込みが完
了する。

【００１４】なお、キャッシュメモリ３からヒット信号
１３が出力された場合には、シーケンサ４は動作せず、
従って図７（ｃ）に示されているように、主メモリ２は
動作しない。

【００１５】次に、キャッシュメモリ３がミスした場合
の動作について、図８のタイミングチャートを参照して
説明する。

【００１６】サイクルＳ１においてＭＰＵ１が読出し動
作を開始することは、図８（ａ）に示されているように
、前述のヒットした場合と同様であり、これに伴ってキ
ャッシュメモリ３がヒット／ミスの判定動作を行うこと
も、図８（ｂ）に示されているように、同様である。

【００１７】しかし、キャッシュメモリ３はサイクルＳ
２においてミスの判定を行うので、ヒット信号１３は出
力されない。この場合、シーケンサ４は主メモリ２に対
して主メモリ読出し開始信号１０をサイクルＳ２から出
力する。

【００１８】主メモリ２はシーケンサ４から出力されて
いる主メモリ読出し開始信号１０を受けると、図８（ｃ
）に示されているように、サイクルＳ２からデータの読
出し動作を開始する。即ち、主メモリ２は、アドレスバ
ス７へ出力されているアドレスを読込んでそれに対応す
るデータをサイクルＳ４においてデータバス８へ出力す
ると共に、主メモリ読出し完了信号１２を読出し完了信
号発生器５へ出力する。

【００１９】ＭＰＵ１は主メモリ２がデータバス８へ出
力したデータを読込む。また、読出し完了信号発生器５
は、キャッシュメモリ３からヒット信号１３が出力され
なかったので、主メモリ２から主メモリ読出し完了信号
１２が出力された時点でキャッシュ読出し完了信号１１
をＭＰＵ１へ出力する。以上により、サイクルＳ４内に
ＭＰＵ１によるデータの読込みが完了する。

【００２０】

【発明が解決しようとする課題】以上のような動作を行
う従来のコンピュータシステムでは、キャッシュメモリ
が当該アドレスのデータを保持していない場合、即ちミ
スした場合には、ミスの判定が行われた後に主メモリに
対するデータの読出しが開始される。このため、主メモ
リからのデータの読出しそのものは３サイクルで可能で
あるにも拘わらず、ＭＰＵがデータの読出し動作を開始
した時点からは全体として４サイクルの時間が必要にな
る。

【００２１】本発明はこのような事情に鑑みてなされた
ものであり、キャッシュメモリがミスした場合にも、主
メモリ本来のデータ読出し時間のみでデータの読出しが
可能なコンピュータシステムの提供を目的とする。

【００２２】

【課題を解決するための手段】本発明の第１の発明は、
データ処理手段がデータの読出し要求を発した場合には
当該データが主メモリから直ちに読出され、当該データ
がキャッシュメモリに保持されていなければこの主メモ
リから読出されたデータがデータ処理手段に読込まれ、
当該データがキャッシュメモリに保持されていればそれ
がキャッシュメモリから読出されてデータ処理手段に読
込まれる。

【００２３】また本発明の第２の発明は、データ処理手
段がデータの読出し要求を発した場合には当該データが
主メモリから直ちに読出されるように制御する制御回路
と、当該データがキャッシュメモリに保持されている場
合には主メモリから読出されたデータのデータ処理手段
への伝送を遮断する手段とを備えている。

【００２４】更に本発明の第３の発明は、主メモリから
のデータの読出しが完了している状態においてデータ処
理手段が処理対象のデータの読出し要求を発した場合は
直ちに主メモリに対して当該データの読出しを行わせ、
主メモリからのデータの読出しが完了していない状態に
おいてデータ処理手段が処理対象のデータの読出し要求
を発した場合は当該データをキャッシュメモリが保持し
ていれば主メモリに対する制御を行わず、当該データを
キャッシュメモリが保持していなければデータ処理手段
によるデータの読出しが完了した時点で主メモリに当該
データの読出しを行わせる制御回路と、当該データがキ
ャッシュメモリに保持されている場合には主メモリから
読出されたデータのデータ処理手段への伝送を遮断する
手段とを備えている。

【００２５】

【作用】本発明の第１及び第２の発明では、データ処理
手段がデータの読出し要求を発した場合にそのデータが
キャッシュメモリに保持されていなければ、主メモリか
ら読出されたデータが直ちにデータ処理手段に読込まれ
る。

【００２６】また本発明の第３の発明では、主メモリが
前回のデータ読出しを完了していない状態でデータ処理
手段がデータの読出し要求を発した場合にそのデータが
キャッシュメモリに保持されていなければ、前回の主メ
モリからのデータの読出しが完了した時点で直ちに次の
データ読出しが開始される。

【００２７】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。

【００２８】図１は本発明に係るコンピュータシステム
の構成を示すブロック図である。なお、図１において前
述の従来例の説明で参照した図６と同一の参照符号は同
一又は相当部分を示している。

【００２９】図１において、参照符号１はデータ処理手
段としてのマイクロプロセッシングユニット（以下、Ｍ
ＰＵという）であり、２は主メモリである。ＭＰＵ１と
主メモリ２との間はアドレスバス７で接続されている。 また、主メモリ２からＭＰＵ１への間のデータの転送は
バッファ１４を介して行われるように構成されており、
主メモリ２とバッファ１４との間がローカルデータバス
８ｂで、またバッファ１４とＭＰＵ１との間がシステム
データバス８ａでそれぞれ接続されている。

【００３０】バッファ１４は、後述するキャッシュメモ
リ３から出力されるヒット信号１３が与えられている場
合はローカルデータバス８ｂとシステムデータバス８ａ
との間の接続を遮断し、ヒット信号１３が与えられてい
ない場合はローカルデータバス８ｂとシステムデータバ
ス８ａとの間を接続する。

【００３１】参照符号３はキャッシュメモリであり、上
述のアドレスバス７及びシステムデータバス８ａが接続
されている。キャッシュメモリ３は主メモリ２に比して
小容量ではあるが高速動作するメモリであり、主メモリ
２に格納されているデータの一部を保持することが可能
である。キャッシュメモリ３にはＭＰＵ１からキャッシ
ュ読出し開始信号９が与えられている。なお、このキャ
ッシュ読出し開始信号９は後述するシーケンサ４にも与
えられている。

【００３２】キャッシュメモリ３は、ＭＰＵ１が読出し
対象としているデータを保持している場合にこれをキャ
ッシュヒットと称してヒット信号１３を出力し（アクテ
ィブにし）、ＭＰＵ１が読出し対象としているデータを
保持していない場合にこれをキャッシュミスと称してヒ
ット信号１３を出力しない（アクティブにしない）。ヒ
ット信号１３は前述のバッファ１４及び読出し完了信号
発生器５へ与えられる。

【００３３】読出し完了信号発生器５は、ヒット信号１
３が与えられた場合にはキャッシュメモリ３からのデー
タの読出し完了に伴ってキャッシュ読出し完了信号１１
をＭＰＵ１へ出力し、ヒット信号１３が与えられていな
い場合には主メモリ２から主メモリ読出し完了信号１２
が出力された時点で読出し完了信号１１をＭＰＵ１へ出
力する。なお、主メモリ読出し完了信号１２はシーケン
サ４にも与えられている。

【００３４】シーケンサ４は制御回路として機能し、Ｍ
ＰＵ１がデータの読出しを行う際に出力されるキャッシ
ュ読出し開始信号９が与えられるとＭＰＵ１からデータ
の読出し時に出力される信号に準じた信号、即ち主メモ
リ読出し開始信号１０を主メモリ２へ出力する。但し、
シーケンサ４は、キャッシュ読出し開始信号９が与えら
れた場合においても、その前に与えられたキャッシュ読
出し開始信号９に対して主メモリ２から主メモリ読出し
完了信号１２が出力されていない場合には一旦主メモリ
読出し開始信号１０の出力を待ち合わせ、主メモリ２か
ら主メモリ読出し完了信号１２が出力された後に主メモ
リ読出し開始信号１０を出力する。

【００３５】なお、キャッシュメモリ３，　シーケンサ
４及び読出し完了信号発生器５によりキャッシュシステ
ム６を構成している。

【００３６】図２，図３及び図４はこのような構成の本
発明のコンピュータシステムの動作状態を示すタイミン
グチャートである。

【００３７】なおここでは、ＭＰＵ１によるデータの読
出し動作には最小２サイクルが必要であり、必要に応じ
て１サイクル単位で延長が可能である。またキャッシュ
メモリ３によるデータの読出し動作は、ヒット／ミスの
判定動作に１サイクル，その後のデータの読出し動作に
１サイクルの計２サイクルが必要である。更に、主メモ
リ２からのデータの読出しには３サイクルが必要である
とする。

【００３８】まず、キャッシュメモリ３がヒットした場
合の動作について、図２のタイミングチャートを参照し
て説明する。

【００３９】サイクルＳ１において、ＭＰＵ１が読出し
対象のデータのアドレスをアドレスバス７へ出力すると
共にキャッシュメモリ３へキャッシュ読出し開始信号９
を出力することにより、図２（ａ）に示されているよう
に、ＭＰＵ１によるデータの読出し動作が開始される。

【００４０】キャッシュメモリ３は、図２（ｂ）に示さ
れているように、キャッシュ読出し開始信号９が与えら
れることにより、アドレスバス７へ出力されているアド
レスを読込んでそれに対応するデータを保持しているか
否かの判定、即ちヒット／ミスの判定動作を開始する。

【００４１】また、ＭＰＵ１から出力されたキャッシュ
読出し開始信号９はシーケンサ４にも与えられるので、
シーケンサ４は主メモリ読出し開始信号１０を主メモリ
２へ出力する。これにより、図２（ｃ）に示されている
ように、主メモリ２はサイクルＳ１においてデータの読
出し動作を開始する。

【００４２】キャッシュメモリ３は、サイクルＳ１にお
ける判定動作の結果、当該アドレスのデータを保持して
いる場合はヒットと判定してヒット信号１３を出力する
と共に、サイクルＳ２においてそのデータをシステムデ
ータバス８ａへ出力する。キャッシュメモリ３からヒッ
ト信号１３が出力されることにより、バッファ１４はロ
ーカルデータバス８ｂとシステムデータバス８ａとの間
の接続を遮断する。

【００４３】ＭＰＵ１は、キャッシュメモリ３からシス
テムデータバス８ａへ出力されているデータを読込む。 読出し完了信号発生器５は、サイクルＳ２においてキャ
ッシュメモリ３から出力されたヒット信号１３を受けて
キャッシュ読出し完了信号１１をＭＰＵ１へ出力する。 以上により、サイクルＳ２内にＭＰＵ１によるデータの
読込みが完了する。

【００４４】なお、シーケンサ４から主メモリ２へ主メ
モリ読出し開始信号１０が出力されることにより、主メ
モリ２もデータの読出し動作をサイクルＳ１から開始し
、サイクルＳ３までの所定の３サイクルでデータの読出
し動作を行う。従って、サイクルＳ３において主メモリ
２は当該データをローカルデータバス８ｂへ出力すると
共に、主メモリ読出し完了信号１２を出力する。しかし
、バッファ１４はキャッシュメモリ３からヒット信号１
３が与えられていることによりローカルデータバス８ｂ
とシステムデータバス８ａとの間の接続を遮断している
ので、主メモリ２からローカルデータバス８ｂへ出力さ
れたデータがＭＰＵ１へ入力されることはない。また、
読出し完了信号発生器５は主メモリ２から出力された主
メモリ読出し完了信号１２を無視する。

【００４５】次に、キャッシュメモリ３がミスした場合
の動作について、図３のタイミングチャートを参照して
説明する。

【００４６】サイクルＳ１においてＭＰＵ１が読出し動
作を開始することは、図３（ａ）に示されているように
、前述のキャッシュメモリ３がヒットした場合と同様で
あり、これに伴ってキャッシュメモリ３がヒット／ミス
の判定動作を行うことも、図３（ｂ）に示されているよ
うに、同様である。更に、ＭＰＵ１から出力されたキャ
ッシュ読出し開始信号９がシーケンサ４にも与えられ、
これによりシーケンサ４が主メモリ２へ主メモリ読出し
開始信号１０を出力することも同様である。

【００４７】しかし、キャッシュメモリ３はサイクルＳ
２においてミスの判定を行うので、ヒット信号１３は出
力されない。

【００４８】主メモリ２は、キャッシュメモリ３でのヒ
ット／ミスの判定の結果の如何には拘わらず、シーケン
サ４から出力されている主メモリ読出し開始信号１０を
受けると、図３（ｃ）に示されているように、サイクル
Ｓ１からデータの読出し動作を開始する。即ち、サイク
ルＳ１において主メモリ２は、アドレスバス７へ出力さ
れているアドレスを読込み、サイクルＳ３においてロー
カルデータバス８ｂへデータを出力すると共に、主メモ
リ読出し完了信号１２を読出し完了信号発生器５及びシ
ーケンサ４へ出力する。

【００４９】この場合、バッファ１４はヒット信号１３
が与えられていないことによりローカルデータバス８ｂ
とシステムデータバス８ａとを接続しているので、主メ
モリ２からローカルデータバス８ｂへ出力されたデータ
はバッファ１４及びシステムデータバス８ａを介してＭ
ＰＵ１に読込まれる。

【００５０】また、主メモリ２からサイクルＳ３におい
て主メモリ読出し完了信号１２が出力されるが、読出し
完了信号発生器５にヒット信号１３が与えられていない
ので、読出し完了信号発生器５は主メモリ読出し完了信
号１２が与えられた時点でキャッシュ読出し完了信号１
１をＭＰＵ１へ出力する。

【００５１】なお、図３のタイミングチャートのサイク
ルＳ１において、前回の主メモリ２からのデータの読出
しが完了していない場合には、図４のタイミングチャー
トに示されているように動作する。

【００５２】即ち、ＭＰＵ１から出力されたキャッシュ
読出し開始信号９がシーケンサ４に与えられたサイクル
Ｓ１の開始時点において、図４（ｃ）に示されているよ
うに、主メモリ２からのデータの読出しが未だ完了して
いなければ、主メモリ２から主メモリ読出し完了信号１
２が出力されていないので、シーケンサ４は主メモリ読
出し開始信号１０の出力を見合わせる。そして、図４（
ｃ）に示されているように、サイクルＳ１の終了時点で
主メモリ２からのデータの読出しが完了して主メモリ読
出し完了信号１２が出力されると、シーケンサ４は主メ
モリ読出し開始信号１０を主メモリ２へ出力して次のデ
ータの読出し動作をサイクルＳ２の開始時点から開始さ
せる。

【００５３】従って、この場合には、ＭＰＵ１がデータ
の読出し動作を開始したサイクルＳ１から始まって、サ
イクルＳ４までの計４サイクルの時間が必要になる。

【００５４】次に本発明の第２の他の実施例について説
明する。この実施例では、図１に破線にて示されている
ように、ヒット信号１３が主メモリ２にも与えられてい
る。そして、主メモリ２はこのヒット信号１３が与えら
れるとデータの読出し動作を停止するように構成されて
いる。

【００５５】このような本発明の他の実施例のキャッシ
ュメモリ３がヒットした場合の動作について、図５のタ
イミングチャートを参照して説明する。

【００５６】図５（ａ）及び（ｂ）に示されているよう
に、ＭＰＵ１によるデータの読出しが開始され、キャッ
シュメモリ３がヒットしてヒット信号１３が出力される
。また、図５（ｃ）に示されているように、キャッシュ
読出し開始信号９が主メモリ２に与えられるので、主メ
モリ２はサイクルＳ１においてデータの読出しを開始す
る。ここまでの動作は前述の図２のタイミングチャート
に示されている場合と同様である。しかし、本実施例で
はヒット信号１３が主メモリ２にも入力されるので、図
５（ｃ）に示されているように、主メモリ２はサイクル
Ｓ２においてデータの読出し動作を停止する。

【００５７】図２のタイミングチャートに示されている
ような状態、即ちＭＰＵ１によるデータの読出しがキャ
ッシュメモリ３にヒットした状態の次にＭＰＵ１による
データの読出しがミスした状態が生じた場合には、図４
に示されているような状態になり、図２のサイクルＳ４
（図４のサイクルＳ２）から次のデータの主メモリ２か
らの読出しが開始いされる。

【００５８】しかし、本実施例の構成ではそのような場
合に、図２のサイクルＳ３（図４のサイクルＳ１）にお
いて直ちに主メモリ２からデータの読出しを行うことが
可能になる。

【００５９】

【発明の効果】以上に詳述したように本発明によれば、
ＭＰＵからのキャッシュメモリに対するデータの読出し
開始と同時に主メモリに対してデータの読出し動作を行
わせるシーケンサを備えているので、ＭＰＵが読出し対
象としているデータをキャッシュメモリが保持していな
い場合にも主メモリからのデータの読出しに要する時間
が短縮される。

【図面の簡単な説明】

【図１】本発明に係るキャッシュメモリを備えたコンピ
ュータシステムの構成を示すブロック図である。

【図２】本発明のコンピュータシステムのキャッシュヒ
ット時の場合の動作状態を示すタイミングチャートであ
る。

【図３】本発明のコンピュータシステムのキャッシュミ
ス時の場合の動作状態を示すタイミングチャートである
。

【図４】本発明のコンピュータシステムのキャッシュミ
ス時の動作状態を示すタイミングチャートである。

【図５】本発明のコンピュータシステムの他の実施例の
キャッシュヒット時の動作状態を示すタイミングチャー
トである。

【図６】キャッシュメモリを備えたコンピュータシステ
ムの従来の一般的な構成例を示すブロック図である。

【図７】従来のコンピュータシステムのキャッシュヒッ
ト時の動作状態を示すタイミングチャートである。

【図８】従来のコンピュータシステムのキャッシュミス
時の動作状態を示すタイミングチャートである。

【符号の説明】

１　　　　ＭＰＵ ２　　　　主メモリ ３　　　　キャッシュメモリ ４　　　　シーケンサ １４　　バッファ

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　データ処理手段と、該データ処理手段
   により読出されるデータを格納した主メモリと、該主メ
   モリに格納されているデータの一部を保持するキャッシ
   ュメモリとを備えたコンピュータシステムにおいて、前
   記データ処理手段がデータの読出し要求を発した際に、
   当該データを前記キャッシュメモリが保持している場合
   は前記キャッシュメモリ及び前記主メモリから当該デー
   タがそれぞれ読出され、前記データ処理手段は前記キャ
   ッシュメモリから読出されたデータを読込むべくなして
   あることを特徴とするコンピュータシステム。
2. 【請求項２】　　データ処理手段と、該データ処理手段
   により読出されるデータを格納した主メモリと、該主メ
   モリに格納されているデータの一部を保持するキャッシ
   ュメモリとを備え、前記データ処理手段がデータの読出
   し要求を発した際に、前記キャッシュメモリは当該デー
   タを保持しているか否かの判断を行い、当該データを前
   記キャッシュメモリが保持している場合は前記キャッシ
   ュメモリから当該データが読出されて前記データ処理手
   段に読込まれ、当該データを前記キャッシュメモリが保
   持していない場合は前記主メモリから当該データが読出
   されて前記データ処理手段に読込まれるべくなしたコン
   ピュータシステムにおいて、前記データ処理手段がデー
   タの読出し要求を発した際に、前記主メモリに対して当
   該データの読出すを行わせる制御回路と、前記キャッシ
   ュメモリが当該データを保持している場合に、前記主メ
   モリから読出されたデータの前記データ処理手段への伝
   送を遮断する手段とを備えたことを特徴とするコンピュ
   ータシステム。
3. 【請求項３】　　データ処理手段と、該データ処理手段
   により読出されるデータを格納した主メモリと、該主メ
   モリに格納されているデータの一部を保持するキャッシ
   ュメモリとを備え、前記データ処理手段がデータの読出
   し要求を発した際に、前記キャッシュメモリは当該デー
   タを保持しているか否かの判断を行い、当該データを前
   記キャッシュメモリが保持している場合は前記キャッシ
   ュメモリから当該データが読出されて前記データ処理手
   段に読込まれ、当該データを前記キャッシュメモリが保
   持していない場合は前記主メモリから当該データが読出
   されて前記データ処理手段に読込まれるべくなしたコン
   ピュータシステムにおいて、前記データ処理手段が処理
   対象のデータの読出し要求を発した際に前回の前記主メ
   モリからのデータの読出しが完了している場合は、前記
   主メモリに対して当該データの読出しを行わせ、前記デ
   ータ処理手段が処理対象のデータの読出し要求を発した
   際に前回の前記主メモリからのデータの読出しが完了し
   ていない場合は、当該データを前記キャッシュメモリが
   保持しているときは前記主メモリにデータの読出しを行
   わせず、当該データを前記キャッシュメモリが保持して
   いないときは前記データ処理手段によるデータの読出し
   が完了した時点で前記主メモリに当該データの読出しを
   行わせる制御回路と、前記キャッシュメモリが当該デー
   タを保持している場合に、前記主メモリから読出された
   データの前記データ処理手段への伝送を遮断する手段と
   を備えたことを特徴とするコンピュータシステム。