JPH10254824A - 信号処理装置とコントローラとのインターフェイス方式 - Google Patents
信号処理装置とコントローラとのインターフェイス方式Info
- Publication number
- JPH10254824A JPH10254824A JP9052176A JP5217697A JPH10254824A JP H10254824 A JPH10254824 A JP H10254824A JP 9052176 A JP9052176 A JP 9052176A JP 5217697 A JP5217697 A JP 5217697A JP H10254824 A JPH10254824 A JP H10254824A
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- JP
- Japan
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- controller
- interface
- dsp
- memory
- buffer memory
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- Pending
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- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 101150115013 DSP1 gene Proteins 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】
【課題】 ＤＳＰとコントローラとのインターフェイス
について、より高速化及び簡素化を図る。 【解決手段】 ＤＳＰ１０及びコントローラ３０のメモ
リ空間をバッファメモリ２０に対して統一仕様とし、バ
ッファメモリ２０とのインターフェイスをコントローラ
３０とのインターフェイスに兼用とすることで、バッフ
ァメモリ２０及びコントローラ３０のインターフェイス
を共通にして簡素化すると共にパラレルインターフェイ
スによる高速化を実現する。バッファメモリ２０がＤＲ
ＡＭであれば、そのリフレッシュサイクル中にＤＳＰ１
０とコントローラ３０とのインターフェイスを実行す
る。
について、より高速化及び簡素化を図る。 【解決手段】 ＤＳＰ１０及びコントローラ３０のメモ
リ空間をバッファメモリ２０に対して統一仕様とし、バ
ッファメモリ２０とのインターフェイスをコントローラ
３０とのインターフェイスに兼用とすることで、バッフ
ァメモリ２０及びコントローラ３０のインターフェイス
を共通にして簡素化すると共にパラレルインターフェイ
スによる高速化を実現する。バッファメモリ２０がＤＲ
ＡＭであれば、そのリフレッシュサイクル中にＤＳＰ１
０とコントローラ３０とのインターフェイスを実行す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ビデオカメラやデ
ィジタルスチルカメラなどの画像データ処理に関し、特
に、画像データを処理する信号処理装置（ＤＳＰ）とコ
ントローラとの間のインターフェイス方式に関する。
ィジタルスチルカメラなどの画像データ処理に関し、特
に、画像データを処理する信号処理装置（ＤＳＰ）とコ
ントローラとの間のインターフェイス方式に関する。
【０００２】
【従来の技術】デジタルスチルカメラなどにおいて撮像
した画像データを処理するＤＳＰでは、ＤＲＡＭなどを
使用したバッファメモリとのインターフェイスと、ＣＰ
Ｕなどのコントローラとのシリアルインターフェイス或
いは特別なパラレルインターフェイスと、を別途設ける
ようになっている。即ち図１に示すように、画像データ
を処理するＤＳＰ１は、バッファメモリ２とのインター
フェイスと、コントローラ３とのシリアルインターフェ
イスとを別々に有するようにしてある。
した画像データを処理するＤＳＰでは、ＤＲＡＭなどを
使用したバッファメモリとのインターフェイスと、ＣＰ
Ｕなどのコントローラとのシリアルインターフェイス或
いは特別なパラレルインターフェイスと、を別途設ける
ようになっている。即ち図１に示すように、画像データ
を処理するＤＳＰ１は、バッファメモリ２とのインター
フェイスと、コントローラ３とのシリアルインターフェ
イスとを別々に有するようにしてある。
【０００３】
【発明が解決しようとする課題】上記のように、従来の
ＤＳＰにおけるインターフェイス方式ではバッファメモ
リなどの外部装置とコントローラとのインターフェイス
が別々にされ、ほとんどの場合、コントローラとのイン
ターフェイスはシリアルタイプである。このため高速デ
ータ交換に適するとは言えず、また、ＤＳＰのインター
フェイス部分も更に簡素化することが望まれている。
ＤＳＰにおけるインターフェイス方式ではバッファメモ
リなどの外部装置とコントローラとのインターフェイス
が別々にされ、ほとんどの場合、コントローラとのイン
ターフェイスはシリアルタイプである。このため高速デ
ータ交換に適するとは言えず、また、ＤＳＰのインター
フェイス部分も更に簡素化することが望まれている。
【０００４】
【課題を解決するための手段】ＤＳＰにおいて、バッフ
ァメモリなどコントローラ以外の外部装置とのインター
フェイスは、信号処理されたデータをリアルタイムで高
速に伝送可能なパラレル式とされる。そこで本発明で
は、コントローラ及びＤＳＰのメモリ空間を外部装置に
対して統一仕様とし、外部装置とのインターフェイスを
コントローラとのインターフェイスに兼用とすること
で、コントローラ及び外部装置のインターフェイスを共
通にして簡素化すると共に、パラレルインターフェイス
による高速化を実現するものである。この場合、外部装
置として使用されるバッファメモリがＤＲＡＭであれ
ば、そのリフレッシュサイクル中にコントローラとＤＳ
Ｐとのインターフェイスを実行するようにしておけばよ
い。
ァメモリなどコントローラ以外の外部装置とのインター
フェイスは、信号処理されたデータをリアルタイムで高
速に伝送可能なパラレル式とされる。そこで本発明で
は、コントローラ及びＤＳＰのメモリ空間を外部装置に
対して統一仕様とし、外部装置とのインターフェイスを
コントローラとのインターフェイスに兼用とすること
で、コントローラ及び外部装置のインターフェイスを共
通にして簡素化すると共に、パラレルインターフェイス
による高速化を実現するものである。この場合、外部装
置として使用されるバッファメモリがＤＲＡＭであれ
ば、そのリフレッシュサイクル中にコントローラとＤＳ
Ｐとのインターフェイスを実行するようにしておけばよ
い。
【０００５】
【発明の実施の形態】図２に、ＤＳＰ１０、外部装置と
してＤＲＡＭのバッファメモリ３０、そしてＣＰＵのコ
ントローラ２０の間のインターフェイス方式についてブ
ロック図で示してある。
してＤＲＡＭのバッファメモリ３０、そしてＣＰＵのコ
ントローラ２０の間のインターフェイス方式についてブ
ロック図で示してある。
【０００６】例えばディジタルスチルカメラの場合、Ｃ
ＣＤによる画像データはＣＤＳ／ＡＧＣ、ＡＤＣを経て
ＤＳＰ１０へ入力され処理される。このときにＤＳＰ１
０では、コントローラ３０へデータを送り、コントロー
ルコマンド（各種命令や画像処理のための係数など）を
受け取って処理を進めなければならない。このやり取り
について従来は専用のシリアルインターフェイスによる
データ交換を行っていたものであるが、本実施形態で
は、ＤＳＰ１０におけるバッファメモリ２０とのインタ
ーフェイスを流用するようにしている。
ＣＤによる画像データはＣＤＳ／ＡＧＣ、ＡＤＣを経て
ＤＳＰ１０へ入力され処理される。このときにＤＳＰ１
０では、コントローラ３０へデータを送り、コントロー
ルコマンド（各種命令や画像処理のための係数など）を
受け取って処理を進めなければならない。このやり取り
について従来は専用のシリアルインターフェイスによる
データ交換を行っていたものであるが、本実施形態で
は、ＤＳＰ１０におけるバッファメモリ２０とのインタ
ーフェイスを流用するようにしている。
【０００７】多くの場合、ＤＳＰ１０とバッファメモリ
２０とのインターフェイスには８ビット以上のバスが使
用されるので、これを流用することでコントローラ３０
とのインターフェイスがパラレル式となり高速化を図れ
る。この場合バス衝突を防いでおく必要があるが、これ
については、図３のようにＤＳＰ１０及びコントローラ
３０のメモリマップを統一仕様にしておくことで解決可
能である。
２０とのインターフェイスには８ビット以上のバスが使
用されるので、これを流用することでコントローラ３０
とのインターフェイスがパラレル式となり高速化を図れ
る。この場合バス衝突を防いでおく必要があるが、これ
については、図３のようにＤＳＰ１０及びコントローラ
３０のメモリマップを統一仕様にしておくことで解決可
能である。
【０００８】即ち、ＤＳＰ１０とコントローラ３０とで
バッファメモリ空間は統一し、同じアドレスを使用して
おくようにする。従って、バッファメモリ２０はＤＳＰ
１０とコントローラ３０で共用とされる。そして、ＤＳ
Ｐ１０内でデータレジスタに保持される各種データはコ
ントローラ３０に読出され、これに応じてコントロール
コマンドがＤＳＰ１０内のコマンドレジスタへ入れられ
る。このＤＳＰ１０とコントローラ３０とのやり取り
は、バッファメモリ２０がほとんどの場合ＤＲＡＭとさ
れるので、そのリフレッシュサイクルを利用すれば十分
である。
バッファメモリ空間は統一し、同じアドレスを使用して
おくようにする。従って、バッファメモリ２０はＤＳＰ
１０とコントローラ３０で共用とされる。そして、ＤＳ
Ｐ１０内でデータレジスタに保持される各種データはコ
ントローラ３０に読出され、これに応じてコントロール
コマンドがＤＳＰ１０内のコマンドレジスタへ入れられ
る。このＤＳＰ１０とコントローラ３０とのやり取り
は、バッファメモリ２０がほとんどの場合ＤＲＡＭとさ
れるので、そのリフレッシュサイクルを利用すれば十分
である。
【０００９】
【発明の効果】本発明によれば、ＤＳＰにおいてコント
ローラに対する専用のインターフェイスを設ける必要が
なくなるので、インターフェイスが簡素化される。尚且
つ、バッファメモリなどの外部装置が２ビット以上のデ
ータ幅をもつ場合はパラレルインターフェイスとなるの
で、高速化も同時に実現できる。
ローラに対する専用のインターフェイスを設ける必要が
なくなるので、インターフェイスが簡素化される。尚且
つ、バッファメモリなどの外部装置が２ビット以上のデ
ータ幅をもつ場合はパラレルインターフェイスとなるの
で、高速化も同時に実現できる。
【図１】従来のインターフェイス方式を示すブロック
図。
図。
【図２】本発明のインターフェイス方式を示すブロック
図。
図。
【図３】本発明のＤＳＰ及びコントローラにおけるメモ
リマップの一例を示した説明図。
リマップの一例を示した説明図。
１０ ＤＳＰ（信号処理装置） ２０ バッファメモリ ３０ コントローラ
Claims (1)
- 【請求項１】 信号処理装置とこれを制御するコントロ
ーラとのインターフェイス方式において、信号処理装置
及びコントローラのメモリ空間をコントローラ以外の所
定の外部装置に対して統一仕様とし、信号処理装置とそ
の外部装置とのインターフェイスをコントローラとのイ
ンターフェイスに使用するようにしたことを特徴とする
インターフェイス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9052176A JPH10254824A (ja) | 1997-03-07 | 1997-03-07 | 信号処理装置とコントローラとのインターフェイス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9052176A JPH10254824A (ja) | 1997-03-07 | 1997-03-07 | 信号処理装置とコントローラとのインターフェイス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10254824A true JPH10254824A (ja) | 1998-09-25 |
Family
ID=12907512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9052176A Pending JPH10254824A (ja) | 1997-03-07 | 1997-03-07 | 信号処理装置とコントローラとのインターフェイス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10254824A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008015798A (ja) * | 2006-07-06 | 2008-01-24 | Hitachi Kokusai Electric Inc | 映像発信装置 |
-
1997
- 1997-03-07 JP JP9052176A patent/JPH10254824A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008015798A (ja) * | 2006-07-06 | 2008-01-24 | Hitachi Kokusai Electric Inc | 映像発信装置 |
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