JPH06314252A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
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- JPH06314252A JPH06314252A JP10526793A JP10526793A JPH06314252A JP H06314252 A JPH06314252 A JP H06314252A JP 10526793 A JP10526793 A JP 10526793A JP 10526793 A JP10526793 A JP 10526793A JP H06314252 A JPH06314252 A JP H06314252A
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- data
- data transfer
- cpu
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Abstract
(57)【要約】
【目的】ＣＰＵからＩ／Ｏへのデ−タ転送性能向上を図
ると共に、Ｉ／Ｏバスの利用効率向上を図る。 【構成】本発明は、ＣＰＵ１と、Ｉ／Ｏバス制御機構２
と、Ｉ／Ｏ−３からなる情報処理装置において、Ｉ／Ｏ
バス制御機構２は、デ−タバッファ６と、デ−タ転送起
動フラグ７とを有しており、ＣＰＵ１からＩ／Ｏ−３へ
のデ−タ転送に際し、一旦、デ−タバッファ６にデ−タ
を蓄え、デ−タ転送起動フラグ７へのアクセスで、デ−
タバッファ６からＩ／Ｏ−３へ、Ｉ／Ｏバス５のバ−ス
ト転送機能を使用してデ−タ転送を行う。 【効果】本発明によれば、Ｉ／Ｏバスのバ−スト転送機
能を有効に活用して、ＣＰＵからＩ／Ｏへのデ−タ転送
を行うことができ、デ−タ転送速度の向上を図ることが
できる。また、バ−スト転送を使用することで、単位デ
−タ転送あたりのバス占有時間を削減することができ、
Ｉ／Ｏバスの利用効率を向上することができる。
ると共に、Ｉ／Ｏバスの利用効率向上を図る。 【構成】本発明は、ＣＰＵ１と、Ｉ／Ｏバス制御機構２
と、Ｉ／Ｏ−３からなる情報処理装置において、Ｉ／Ｏ
バス制御機構２は、デ−タバッファ６と、デ−タ転送起
動フラグ７とを有しており、ＣＰＵ１からＩ／Ｏ−３へ
のデ−タ転送に際し、一旦、デ−タバッファ６にデ−タ
を蓄え、デ−タ転送起動フラグ７へのアクセスで、デ−
タバッファ６からＩ／Ｏ−３へ、Ｉ／Ｏバス５のバ−ス
ト転送機能を使用してデ−タ転送を行う。 【効果】本発明によれば、Ｉ／Ｏバスのバ−スト転送機
能を有効に活用して、ＣＰＵからＩ／Ｏへのデ−タ転送
を行うことができ、デ−タ転送速度の向上を図ることが
できる。また、バ−スト転送を使用することで、単位デ
−タ転送あたりのバス占有時間を削減することができ、
Ｉ／Ｏバスの利用効率を向上することができる。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理システムにお
けるデ−タ転送方式に係り、特にＣＰＵからＩ／Ｏへの
バ−スト転送を使用し、高速デ−タ転送を可能にするデ
−タ転送方式に関するものである。
けるデ−タ転送方式に係り、特にＣＰＵからＩ／Ｏへの
バ−スト転送を使用し、高速デ−タ転送を可能にするデ
−タ転送方式に関するものである。
【０００２】
【従来の技術】一般に、情報処理システムにおけるＣＰ
ＵからＩ／Ｏへのデ−タアクセスは、ワ−ドと呼ばれる
ＣＰＵの取り扱う基本デ−タ長単位または、その部分長
単位で行われる。例えば３２ビットマイクロプロセッサ
の場合は、その基本処理デ−タ長である３２ビット（４
バイト）または、１６ビット（２バイト）、８ビット
（１バイト）単位でＩ／Ｏへのデ−タアクセスが行われ
るのが普通である。
ＵからＩ／Ｏへのデ−タアクセスは、ワ−ドと呼ばれる
ＣＰＵの取り扱う基本デ−タ長単位または、その部分長
単位で行われる。例えば３２ビットマイクロプロセッサ
の場合は、その基本処理デ−タ長である３２ビット（４
バイト）または、１６ビット（２バイト）、８ビット
（１バイト）単位でＩ／Ｏへのデ−タアクセスが行われ
るのが普通である。
【０００３】一方、Ｉ／Ｏが接続されるＩ／Ｏバスにお
いては、デ−タ転送処理速度の向上および、Ｉ／Ｏバス
利用効率の向上を目的とし、Ｉ／Ｏバスのデ−タ幅以上
のデ−タを１バスサイクルで転送するバ−スト転送機能
を有することが可能である。
いては、デ−タ転送処理速度の向上および、Ｉ／Ｏバス
利用効率の向上を目的とし、Ｉ／Ｏバスのデ−タ幅以上
のデ−タを１バスサイクルで転送するバ−スト転送機能
を有することが可能である。
【０００４】このバ−スト転送はバスサイクル中でバス
幅より大きなサイズのデ−タをバス幅単位に分割して連
続的に転送する方式である。
幅より大きなサイズのデ−タをバス幅単位に分割して連
続的に転送する方式である。
【０００５】
【発明が解決しようとする課題】前述した従来技術は、
ＣＰＵからＩ／Ｏへのデ−タ転送においては、ＣＰＵバ
スのデ−タを転送する単位が決定されているので、ＣＰ
Ｕの基本処理デ−タ長を超えるデ−タ長のデ−タ転送は
行えず、Ｉ／Ｏバスのバ−スト転送機能を有効に活用で
きないという問題点があった。
ＣＰＵからＩ／Ｏへのデ−タ転送においては、ＣＰＵバ
スのデ−タを転送する単位が決定されているので、ＣＰ
Ｕの基本処理デ−タ長を超えるデ−タ長のデ−タ転送は
行えず、Ｉ／Ｏバスのバ−スト転送機能を有効に活用で
きないという問題点があった。
【０００６】本発明は上記に鑑みて成されたもので、そ
の目的とするところは、ＣＰＵからＩ／Ｏへのデ−タ転
送においても、Ｉ／Ｏバスのバ−スト転送機能を有効に
活用できるようにし、ＣＰＵからＩ／Ｏへのデ−タ転送
速度を向上するとともに、Ｉ／Ｏバスの利用効率を向上
することにある。
の目的とするところは、ＣＰＵからＩ／Ｏへのデ−タ転
送においても、Ｉ／Ｏバスのバ−スト転送機能を有効に
活用できるようにし、ＣＰＵからＩ／Ｏへのデ−タ転送
速度を向上するとともに、Ｉ／Ｏバスの利用効率を向上
することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
本発明においては、ＣＰＵとＩ／Ｏ間のバス制御を行な
うＩ／Ｏバス制御機構に、ＣＰＵからＩ／Ｏへの最大デ
−タ転送サイズより大きいデ−タバッファと、Ｉ／Ｏへ
のデ−タ転送起動指示を行うためのデ−タ転送起動フラ
グとを設け、ＣＰＵからＩ／Ｏへデ−タ転送を行う場合
に、先ずＣＰＵからＩ／Ｏへのデ−タ転送サイズ単位で
前記Ｉ／Ｏバス制御機構中のデ−タバッファにデ−タ転
送を行い、その後デ−タ転送起動フラグにアクセスする
ことで、前記デ−タバッファからＩ／Ｏへのデ−タ転送
を行うことにより達成できる。
本発明においては、ＣＰＵとＩ／Ｏ間のバス制御を行な
うＩ／Ｏバス制御機構に、ＣＰＵからＩ／Ｏへの最大デ
−タ転送サイズより大きいデ−タバッファと、Ｉ／Ｏへ
のデ−タ転送起動指示を行うためのデ−タ転送起動フラ
グとを設け、ＣＰＵからＩ／Ｏへデ−タ転送を行う場合
に、先ずＣＰＵからＩ／Ｏへのデ−タ転送サイズ単位で
前記Ｉ／Ｏバス制御機構中のデ−タバッファにデ−タ転
送を行い、その後デ−タ転送起動フラグにアクセスする
ことで、前記デ−タバッファからＩ／Ｏへのデ−タ転送
を行うことにより達成できる。
【０００８】
【作用】上記、デ−タバッファのサイズをＩ／Ｏバスの
バ−スト転送サイズとすることにより、デ−タ転送起動
フラグへのアクセスで、デ−タバッファ中のデ−タをＩ
／Ｏバスのバ−スト転送機能を用いてＩ／Ｏに転送する
ことが可能となり、ＣＰＵからＩ／Ｏへのデ−タ転送速
度を向上するとともに、Ｉ／Ｏバスの利用効率を向上す
ることができる。
バ−スト転送サイズとすることにより、デ−タ転送起動
フラグへのアクセスで、デ−タバッファ中のデ−タをＩ
／Ｏバスのバ−スト転送機能を用いてＩ／Ｏに転送する
ことが可能となり、ＣＰＵからＩ／Ｏへのデ−タ転送速
度を向上するとともに、Ｉ／Ｏバスの利用効率を向上す
ることができる。
【０００９】また、前記デ−タバッファを複数個持つと
ともに、次にデ−タ転送を行うバッファがどれであるか
を示すデ−タバッファ指示フラグとを有し、ＣＰＵから
デ−タバッファへのアクセスが発生すると前記デ−タバ
ッファ指示フラグが示すデ−タバッファへ書き込み、デ
−タ転送起動フラグへのアクセスが発生すると、前記デ
−タバッファ指示フラグが示すデ−タバッファの内容を
Ｉ／Ｏに転送するとともに、前記デ−タバッファ指示フ
ラグの値を更新し、次のデ−タバッファを差し示すよう
に更新するようにすれば、デ−タバッファから、Ｉ／Ｏ
へのデ−タ転送中であっても、ＣＰＵから他のデ−タバ
ッファへのデ−タの格納が可能となり、ＣＰＵデ−タ処
理効率の向上も図ることができる。
ともに、次にデ−タ転送を行うバッファがどれであるか
を示すデ−タバッファ指示フラグとを有し、ＣＰＵから
デ−タバッファへのアクセスが発生すると前記デ−タバ
ッファ指示フラグが示すデ−タバッファへ書き込み、デ
−タ転送起動フラグへのアクセスが発生すると、前記デ
−タバッファ指示フラグが示すデ−タバッファの内容を
Ｉ／Ｏに転送するとともに、前記デ−タバッファ指示フ
ラグの値を更新し、次のデ−タバッファを差し示すよう
に更新するようにすれば、デ−タバッファから、Ｉ／Ｏ
へのデ−タ転送中であっても、ＣＰＵから他のデ−タバ
ッファへのデ−タの格納が可能となり、ＣＰＵデ−タ処
理効率の向上も図ることができる。
【００１０】更に、前記デ−タ転送起動フラグへのアク
セスによって起動されるデ−タバッファからＩ／Ｏへの
デ−タ転送サイクルに関し、サイクル開始後規定時間以
内にＩ／Ｏからデ−タ受け取り可能状態の通知を受けた
場合は、デ−タ転送を継続し、規定時間以内にＩ／Ｏか
らデ−タ受け取り可能状態の通知がない場合は、当該デ
−タ転送サイクルを中止するように制御すると共に、前
記デ−タ転送起動フラグへのアクセスをリ−ドアクセス
とし、前記デ−タ受け取り可能状態通知の有無を、当該
デ−タ転送起動フラグへのリ−ドアクセスに対するリ−
ドデ−タとして応答するようにしておけば、デ−タ転送
起動前にＩ／Ｏがデ−タを受け取れる状態であるかどう
かをチェックする必要がなくなり、ＣＰＵからＩ／Ｏへ
のデ−タ転送速度を向上することができる。
セスによって起動されるデ−タバッファからＩ／Ｏへの
デ−タ転送サイクルに関し、サイクル開始後規定時間以
内にＩ／Ｏからデ−タ受け取り可能状態の通知を受けた
場合は、デ−タ転送を継続し、規定時間以内にＩ／Ｏか
らデ−タ受け取り可能状態の通知がない場合は、当該デ
−タ転送サイクルを中止するように制御すると共に、前
記デ−タ転送起動フラグへのアクセスをリ−ドアクセス
とし、前記デ−タ受け取り可能状態通知の有無を、当該
デ−タ転送起動フラグへのリ−ドアクセスに対するリ−
ドデ−タとして応答するようにしておけば、デ−タ転送
起動前にＩ／Ｏがデ−タを受け取れる状態であるかどう
かをチェックする必要がなくなり、ＣＰＵからＩ／Ｏへ
のデ−タ転送速度を向上することができる。
【００１１】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。
る。
【００１２】図１は、本発明によるデ−タ転送方式の一
実施例を示す第１の概略構成図であり、図２は、図１に
おけるＣＰＵ１からＩ／Ｏ−３への動作を表すタイミン
グ図である。
実施例を示す第１の概略構成図であり、図２は、図１に
おけるＣＰＵ１からＩ／Ｏ−３への動作を表すタイミン
グ図である。
【００１３】図１において、１はＣＰＵ、２はＩ／Ｏバ
ス制御機構、３はＩ／Ｏ、４はＣＰＵ１とＩ／Ｏバス制
御機構２とを接続するＣＰＵバス、５はＩ／Ｏバス制御
機構２とＩ／Ｏ−３とを接続するＩ／Ｏバスを示し、Ｉ
／Ｏバス制御機構２の内、６はデ−タバッファ、７はデ
−タ転送起動フラグ、８はＩ／Ｏバス出力デ−タバッフ
ァ、９はアドレスバッファ、１０はＣＰＵバス制御回
路、１１はＩ／Ｏバス制御回路を示している。
ス制御機構、３はＩ／Ｏ、４はＣＰＵ１とＩ／Ｏバス制
御機構２とを接続するＣＰＵバス、５はＩ／Ｏバス制御
機構２とＩ／Ｏ−３とを接続するＩ／Ｏバスを示し、Ｉ
／Ｏバス制御機構２の内、６はデ−タバッファ、７はデ
−タ転送起動フラグ、８はＩ／Ｏバス出力デ−タバッフ
ァ、９はアドレスバッファ、１０はＣＰＵバス制御回
路、１１はＩ／Ｏバス制御回路を示している。
【００１４】本実施例では、ＣＰＵバス４は、３２ビッ
トのＣＰＵバスデ−タ線１２と、３２ビットのＣＰＵバ
スアドレス線１３、およびＣＰＵバスのデ−タ転送サイ
クルの種別、タイミング等を表すＣＰＵバス制御線１４
とを有する。また、Ｉ／Ｏバスは、３２ビットのＩ／Ｏ
バスデ−タ線２６、３２ビットのＩ／Ｏバスアドレス線
２７、Ｉ／Ｏバスのデ−タ転送サイクルの種別、タイミ
ング等を表すＩ／Ｏバス制御線２８とを有する。デ−タ
バッファは、３２バイト長であり、デ−タバッファへの
アクセスは、４バイト単位で可能である。
トのＣＰＵバスデ−タ線１２と、３２ビットのＣＰＵバ
スアドレス線１３、およびＣＰＵバスのデ−タ転送サイ
クルの種別、タイミング等を表すＣＰＵバス制御線１４
とを有する。また、Ｉ／Ｏバスは、３２ビットのＩ／Ｏ
バスデ−タ線２６、３２ビットのＩ／Ｏバスアドレス線
２７、Ｉ／Ｏバスのデ−タ転送サイクルの種別、タイミ
ング等を表すＩ／Ｏバス制御線２８とを有する。デ−タ
バッファは、３２バイト長であり、デ−タバッファへの
アクセスは、４バイト単位で可能である。
【００１５】以下、図２を用いて、図１におけるＣＰＵ
１からがＩ／Ｏ−３へのデ−タ転送を詳細に説明する。
１からがＩ／Ｏ−３へのデ−タ転送を詳細に説明する。
【００１６】ＣＰＵ１は、デ−タバッファ６に４バイト
（３２ビット）単位で転送デ−タの書き込みを行う。こ
れは、ＣＰＵバスに対して、図２に示す４バイトライト
サイクル−２９ａ、２９ｂ、２９ｃを８回起動すること
で行われる。この時、ＣＰＵバス制御回路１０は、ＣＰ
Ｕバス４のＣＰＵバスアドレス線１３およびＣＰＵバス
制御線１４の情報からデ−タバッファ６の内、現在ライ
トサイクルの対象となっている４バイトに対し、デ−タ
書き込みパルス信号１５を出力し、ＣＰＵバスデ−タ線
１２のデ−タがデ−タバッファ６に書き込まれる。
（３２ビット）単位で転送デ−タの書き込みを行う。こ
れは、ＣＰＵバスに対して、図２に示す４バイトライト
サイクル−２９ａ、２９ｂ、２９ｃを８回起動すること
で行われる。この時、ＣＰＵバス制御回路１０は、ＣＰ
Ｕバス４のＣＰＵバスアドレス線１３およびＣＰＵバス
制御線１４の情報からデ−タバッファ６の内、現在ライ
トサイクルの対象となっている４バイトに対し、デ−タ
書き込みパルス信号１５を出力し、ＣＰＵバスデ−タ線
１２のデ−タがデ−タバッファ６に書き込まれる。
【００１７】次にＣＰＵ１は、デ−タ転送起動フラグ７
に対して図２のフラグアクセス３０を行う。ＣＰＵバス
制御回路１０は、デ−タバッファ６への書き込み時と同
様に、ＣＰＵバス４の情報から、デ−タ転送起動フラグ
７への書き込みパルス信号１６を出力する。本実施例で
は、デ−タ転送起動フラグ７は１ビットであり、ＣＰＵ
バスデ−タ線１２の最下位ビットの値が書き込まれるも
のとし、本値が１の時、デ−タ転送の起動が行われるも
のとする。デ−タ転送起動フラグ７の値が１となると、
その出力デ−タ１８はＩ／Ｏバス制御回路１１に伝達さ
れる。Ｉ／Ｏバス制御回路１１は、Ｉ／Ｏバスデ−タバ
ッファ８へのライトパルス信号１９を出力し、デ−タバ
ッファ６に格納された３２バイトのデ−タが、Ｉ／Ｏバ
スデ−タバッファ８に転送される。
に対して図２のフラグアクセス３０を行う。ＣＰＵバス
制御回路１０は、デ−タバッファ６への書き込み時と同
様に、ＣＰＵバス４の情報から、デ−タ転送起動フラグ
７への書き込みパルス信号１６を出力する。本実施例で
は、デ−タ転送起動フラグ７は１ビットであり、ＣＰＵ
バスデ−タ線１２の最下位ビットの値が書き込まれるも
のとし、本値が１の時、デ−タ転送の起動が行われるも
のとする。デ−タ転送起動フラグ７の値が１となると、
その出力デ−タ１８はＩ／Ｏバス制御回路１１に伝達さ
れる。Ｉ／Ｏバス制御回路１１は、Ｉ／Ｏバスデ−タバ
ッファ８へのライトパルス信号１９を出力し、デ−タバ
ッファ６に格納された３２バイトのデ−タが、Ｉ／Ｏバ
スデ−タバッファ８に転送される。
【００１８】次に、Ｉ／Ｏバス制御回路１１は、Ｉ／Ｏ
バス５に対し、図２に示す３２バイトバ−スト転送３１
を起動する。この時、Ｉ／Ｏバス制御線２８には３２バ
イトバ−スト転送を示す信号が出力され、Ｉ／Ｏバスデ
−タ線２６にはＩ／Ｏバスデ−タバッファ８のデ−タ
が、４バイト単位で連続に出力される。これは、Ｉ／Ｏ
バスデ−タバッファ出力信号用セレクタ２０および、Ｉ
／Ｏバスデ−タ出力信号用セレクタ２１を、セレクト信
号２３、２４を用いて制御することにより行われる。ま
た、Ｉ／Ｏバスアドレス線２７には、アドレスバッファ
９に格納されたアドレス情報が出力される。これは、ア
ドレス用セレクタ２２をセレクト信号２５を用いて制御
することにより行われる。なお、アドレスバッファ９の
内容は、ＣＰＵ１から設定可能としても良いし、予め固
定値が格納されていても良い。
バス５に対し、図２に示す３２バイトバ−スト転送３１
を起動する。この時、Ｉ／Ｏバス制御線２８には３２バ
イトバ−スト転送を示す信号が出力され、Ｉ／Ｏバスデ
−タ線２６にはＩ／Ｏバスデ−タバッファ８のデ−タ
が、４バイト単位で連続に出力される。これは、Ｉ／Ｏ
バスデ−タバッファ出力信号用セレクタ２０および、Ｉ
／Ｏバスデ−タ出力信号用セレクタ２１を、セレクト信
号２３、２４を用いて制御することにより行われる。ま
た、Ｉ／Ｏバスアドレス線２７には、アドレスバッファ
９に格納されたアドレス情報が出力される。これは、ア
ドレス用セレクタ２２をセレクト信号２５を用いて制御
することにより行われる。なお、アドレスバッファ９の
内容は、ＣＰＵ１から設定可能としても良いし、予め固
定値が格納されていても良い。
【００１９】なお、本実施例では、デ−タ転送起動フラ
グ７はフリップフロップ等のデ−タ保持手段で実現され
るが、デ−タ転送起動フラグ７のアドレスのみを規定し
ておき、当該アドレスへのアクセスが発生した際、ＣＰ
Ｕバス制御回路１０がＩ／Ｏバス制御回路１１に対し、
デ−タ転送起動信号１７を出力するように構成しても良
い。
グ７はフリップフロップ等のデ−タ保持手段で実現され
るが、デ−タ転送起動フラグ７のアドレスのみを規定し
ておき、当該アドレスへのアクセスが発生した際、ＣＰ
Ｕバス制御回路１０がＩ／Ｏバス制御回路１１に対し、
デ−タ転送起動信号１７を出力するように構成しても良
い。
【００２０】以上説明したように、本実施例によれば、
ＣＰＵ１からＩ／Ｏ−３にデ−タ転送を行う際、一旦デ
−タバッファ６に転送デ−タを格納し、この後、デ−タ
転送起動フラグ７にアクセスすることにより、Ｉ／Ｏバ
ス５のバ−スト転送機能を使用してデ−タ転送を行うこ
とができるので、高速なデ−タ転送が行えると共に、Ｉ
／Ｏバスの利用効率の向上を図ることができる。
ＣＰＵ１からＩ／Ｏ−３にデ−タ転送を行う際、一旦デ
−タバッファ６に転送デ−タを格納し、この後、デ−タ
転送起動フラグ７にアクセスすることにより、Ｉ／Ｏバ
ス５のバ−スト転送機能を使用してデ−タ転送を行うこ
とができるので、高速なデ−タ転送が行えると共に、Ｉ
／Ｏバスの利用効率の向上を図ることができる。
【００２１】図３は、本発明によるデ−タ転送方式の一
実施例を示す第２の概略構成図である。
実施例を示す第２の概略構成図である。
【００２２】図３において、３２は２個のデ−タバッフ
ァ６ａ、６ｂに対しどちらのデ−タバッファを使用する
かを指示するデ−タバッファ指示フラグであり、デ−タ
バッファ指示フラグ３２の出力によってデ−タ書き込み
パルス１５をどちらのデ−タバッファに出力するかを切
り替えるＡＮＤゲ−ト３３および、２個のデ−タバッフ
ァのデ−タをデ−タバッファ指示フラグ３２の値によっ
て選択出力するデ−タバッファセレクタ３４を有する構
成である。
ァ６ａ、６ｂに対しどちらのデ−タバッファを使用する
かを指示するデ−タバッファ指示フラグであり、デ−タ
バッファ指示フラグ３２の出力によってデ−タ書き込み
パルス１５をどちらのデ−タバッファに出力するかを切
り替えるＡＮＤゲ−ト３３および、２個のデ−タバッフ
ァのデ−タをデ−タバッファ指示フラグ３２の値によっ
て選択出力するデ−タバッファセレクタ３４を有する構
成である。
【００２３】ＣＰＵ１からデ−タバッファ６ａ、６ｂへ
のデ−タの書き込みの際は、デ−タバッファ指示フラグ
３２の値によって、いずれかのＡＮＤゲ−ト３３の出力
が有効となり、いずれかのデ−タバッファにのみ、書き
込みが行われる。デ−タバッファ６ａ、６ｂからＩ／Ｏ
−３へのデ−タ転送の際は、デ−タバッファセレクタ３
４によって、いずれかのデ−タバッファ６ａ、６ｂが選
択され、Ｉ／Ｏバスデ−タバッファ８にデ−タが転送さ
れる。デ−タバッファ指示フラグ３２の値は、デ−タ転
送起動が行われた時点で、Ｉ／Ｏバス制御回路１１から
のデ−タバッファ切り替え信号３５によって切り替えら
れる。
のデ−タの書き込みの際は、デ−タバッファ指示フラグ
３２の値によって、いずれかのＡＮＤゲ−ト３３の出力
が有効となり、いずれかのデ−タバッファにのみ、書き
込みが行われる。デ−タバッファ６ａ、６ｂからＩ／Ｏ
−３へのデ−タ転送の際は、デ−タバッファセレクタ３
４によって、いずれかのデ−タバッファ６ａ、６ｂが選
択され、Ｉ／Ｏバスデ−タバッファ８にデ−タが転送さ
れる。デ−タバッファ指示フラグ３２の値は、デ−タ転
送起動が行われた時点で、Ｉ／Ｏバス制御回路１１から
のデ−タバッファ切り替え信号３５によって切り替えら
れる。
【００２４】本実施例によれば、デ−タバッファからＩ
／Ｏへのデ−タ転送中にも、他のデ−タバッファにデ−
タの書き込みができるため、ＣＰＵの処理効率を向上す
ることができる。
／Ｏへのデ−タ転送中にも、他のデ−タバッファにデ−
タの書き込みができるため、ＣＰＵの処理効率を向上す
ることができる。
【００２５】図４は、本発明によるデ−タ転送方式の一
実施例を示す第３の概略構成図であり、デ−タ転送軌道
フラグ７へのアクセス時、デ−タ転送の起動指示を行う
と共に、Ｉ／Ｏ−３がデ−タを受け取ることが可能な状
態であるかどうかを応答することを特徴とした実施例で
ある。
実施例を示す第３の概略構成図であり、デ−タ転送軌道
フラグ７へのアクセス時、デ−タ転送の起動指示を行う
と共に、Ｉ／Ｏ−３がデ−タを受け取ることが可能な状
態であるかどうかを応答することを特徴とした実施例で
ある。
【００２６】図４において、デ−タ転送起動フラグ７へ
のアクセスはリ−ドアクセスとして規定され、そのリ−
ドアクセスのリ−ドデ−タは、Ｉ／Ｏ−３へのデ−タ転
送に対し、このＩ／Ｏがデ−タ受け取り可能状態にある
かどうかを示す値としている。デ−タ転送起動フラグ７
へのリ−ドアクセスが発生すると、ＣＰＵバス制御回路
１０はＩ／Ｏバス制御回路１１に対し、デ−タ転送起動
指示を行う。この後、Ｉ／Ｏバス制御回路１１は、図１
の実施例で説明した手順でデ−タバッファ６からＩ／Ｏ
−３へのデ−タ転送を行う。この際、デ−タ転送サイク
ル中に、Ｉ／Ｏバス制御信号線２８の内、Ｉ／Ｏ−３が
出力するデ−タ受け取り可能状態信号の値が、規定時間
以内にデ−タ受け取り可能状態を示した場合はデ−タ転
送を継続すると共に、デ−タ転送起動フラグ７に対する
リ−ドデ−タをデ−タ受け取り可能状態を示す値とす
る。しかし、規定時間以内にＩ／Ｏ−３がデ−タ受け取
り可能状態とならない場合は、このデ−タ転送サイクル
を中止する共に、デ−タ転送起動フラグ７に対するリ−
ドデ−タをデ−タ受け取りが可能でない状態を示す値と
する。本実施例によれば、Ｉ／Ｏの状態チェックとＩ／
Ｏ−３へのデ−タ転送起動指示を１つのアクセスで実現
することができ、処理性能の向上を図ることができる。
のアクセスはリ−ドアクセスとして規定され、そのリ−
ドアクセスのリ−ドデ−タは、Ｉ／Ｏ−３へのデ−タ転
送に対し、このＩ／Ｏがデ−タ受け取り可能状態にある
かどうかを示す値としている。デ−タ転送起動フラグ７
へのリ−ドアクセスが発生すると、ＣＰＵバス制御回路
１０はＩ／Ｏバス制御回路１１に対し、デ−タ転送起動
指示を行う。この後、Ｉ／Ｏバス制御回路１１は、図１
の実施例で説明した手順でデ−タバッファ６からＩ／Ｏ
−３へのデ−タ転送を行う。この際、デ−タ転送サイク
ル中に、Ｉ／Ｏバス制御信号線２８の内、Ｉ／Ｏ−３が
出力するデ−タ受け取り可能状態信号の値が、規定時間
以内にデ−タ受け取り可能状態を示した場合はデ−タ転
送を継続すると共に、デ−タ転送起動フラグ７に対する
リ−ドデ−タをデ−タ受け取り可能状態を示す値とす
る。しかし、規定時間以内にＩ／Ｏ−３がデ−タ受け取
り可能状態とならない場合は、このデ−タ転送サイクル
を中止する共に、デ−タ転送起動フラグ７に対するリ−
ドデ−タをデ−タ受け取りが可能でない状態を示す値と
する。本実施例によれば、Ｉ／Ｏの状態チェックとＩ／
Ｏ−３へのデ−タ転送起動指示を１つのアクセスで実現
することができ、処理性能の向上を図ることができる。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
Ｉ／Ｏバスのバ−スト転送機能を有効に活用して、ＣＰ
ＵからＩ／Ｏへのデ−タ転送を行う時、デ−タ転送速度
の向上を図ることができる。また、バ−スト転送を使用
することで、単位デ−タ転送あたりのバス占有時間を削
減することができ、Ｉ／Ｏバスの利用効率を向上するこ
とができる。
Ｉ／Ｏバスのバ−スト転送機能を有効に活用して、ＣＰ
ＵからＩ／Ｏへのデ−タ転送を行う時、デ−タ転送速度
の向上を図ることができる。また、バ−スト転送を使用
することで、単位デ−タ転送あたりのバス占有時間を削
減することができ、Ｉ／Ｏバスの利用効率を向上するこ
とができる。
【図１】本発明によるデ−タ転送方式の一実施例を示す
第１の概略構成図
第１の概略構成図
【図２】図１におけるＣＰＵ１からＩ／Ｏ３への動作を
表すタイミング図
表すタイミング図
【図３】本発明によるデ−タ転送方式の一実施例を示す
第２の概略構成図
第２の概略構成図
【図４】本発明によるデ−タ転送方式の一実施例を示す
第３の概略構成図
第３の概略構成図
１−ＣＰＵ、２−Ｉ／Ｏバス制御機構、３−Ｉ／Ｏ、４
−ＣＰＵバス、５−Ｉ／Ｏバス、６−デ−タバッファ、
７−デ−タ転送起動フラグ、８−Ｉ／Ｏバスデ−タバッ
ファ、９−アドレスバッファ、１０−ＣＰＵバス制御回
路、１１−Ｉ／Ｏバス制御回路、３２−デ−タバッファ
指示フラグ
−ＣＰＵバス、５−Ｉ／Ｏバス、６−デ−タバッファ、
７−デ−タ転送起動フラグ、８−Ｉ／Ｏバスデ−タバッ
ファ、９−アドレスバッファ、１０−ＣＰＵバス制御回
路、１１−Ｉ／Ｏバス制御回路、３２−デ−タバッファ
指示フラグ
Claims (4)
- 【請求項１】ＣＰＵとＩ／Ｏとのバス間の接続を可能に
するＩ／Ｏバス制御機構を含む情報処理システムにおい
て、 前記Ｉ／Ｏバス制御機構は、前記ＣＰＵから前記Ｉ／Ｏ
へ出力される最大のデ−タ転送のサイズより大きいサイ
ズのデ−タバッファと、該デ−タバッファに対し、前記
デ−タ転送を前記Ｉ／Ｏへ送出する起動指示を行うデ−
タ転送起動フラグとを有し、 前記ＣＰＵから前記Ｉ／Ｏへの前記デ−タ転送を行う
時、前記ＣＰＵから出力される前記デ−タ転送の単位で
前記デ−タバッファに一時格納を行い、前記ＣＰＵから
前記デ−タ転送起動フラグへのアクセスすることで、前
記デ−タバッファから前記Ｉ／Ｏへのデ−タ転送を行う
ことを特徴とするデ−タ転送方式。 - 【請求項２】前記情報処理システムにおいて、前記デ−
タバッファは複数個有し、且つ、前記複数のデ−タバッ
ファへのデ−タ転送時に前記デ−タバッファの選択を行
なうデ−タバッファ指示フラグとを有し、 前記ＣＰＵから前記デ−タバッファへのアクセスが発生
すると前記デ−タバッファ指示フラグが示す前記デ−タ
バッファへ書き込み、前記デ−タ転送起動フラグへのア
クセスが発生すると、前記デ−タバッファ指示フラグが
指定する前記デ−タバッファの内容を前記Ｉ／Ｏに転送
するとともに、前記デ−タバッファ指示フラグの値を更
新することを特徴とする請求項１記載のデ−タ転送方
式。 - 【請求項３】前記情報処理システムにおいて、前記デ−
タ転送起動フラグへのアクセスによって起動される前記
デ−タバッファから前記Ｉ／Ｏへのデ−タ転送サイクル
に関し、前記デ−タ転送起動フラグは前記デ−タ転送サ
イクル開始後規定時間以内に前記Ｉ／Ｏからデ−タ受け
取り可能状態の通知を受けた時、前記デ−タ転送を継続
し、前記規定時間以内に前記Ｉ／Ｏから前記通知がない
時、該デ−タ転送サイクルを中止する制御をすると共
に、前記デ−タ転送起動フラグは前記ＣＰＵに対し前記
通知の有無を応答することを特徴とする請求項１記載の
デ−タ転送方式。 - 【請求項４】前記情報処理システムにおいて、前記デ−
タ転送起動フラグへのアクセスによって起動される前記
デ−タバッファから前記Ｉ／Ｏへのデ−タ転送サイクル
に関し、前記デ−タ転送起動フラグは前記デ−タ転送サ
イクル開始後規定時間以内に前記Ｉ／Ｏからデ−タ受け
取り可能状態の通知を受けた時、前記デ−タ転送を継続
し、前記規定時間以内に前記Ｉ／Ｏから前記通知がない
時、該デ−タ転送サイクルを中止する制御と前記デ−タ
バッファ指示フラグの値の更新を抑止する制御と共に、
前記デ−タ転送起動フラグは前記ＣＰＵに対し前記通知
の有無を応答することを特徴とする請求項２記載のデ−
タ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10526793A JPH06314252A (ja) | 1993-05-06 | 1993-05-06 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10526793A JPH06314252A (ja) | 1993-05-06 | 1993-05-06 | デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314252A true JPH06314252A (ja) | 1994-11-08 |
Family
ID=14402890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10526793A Pending JPH06314252A (ja) | 1993-05-06 | 1993-05-06 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06314252A (ja) |
-
1993
- 1993-05-06 JP JP10526793A patent/JPH06314252A/ja active Pending
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