JPH043621A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH043621A JPH043621A JP10476990A JP10476990A JPH043621A JP H043621 A JPH043621 A JP H043621A JP 10476990 A JP10476990 A JP 10476990A JP 10476990 A JP10476990 A JP 10476990A JP H043621 A JPH043621 A JP H043621A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は逐次比較型Ａ／Ｄ変換器に関し、さらに詳しく
は、逐次比較型Ａ／Ｄ変換器の変換時間の短縮に関する
ものである。
は、逐次比較型Ａ／Ｄ変換器の変換時間の短縮に関する
ものである。
〈従来の技術〉
第５図は従来の逐次比較型Ａ／Ｄ変換器の一例を示す回
路構成図である０図において、１は被測定アナログ値と
Ｄ／Ａ変換器のアナログ出力を比較するコンパレータ、
２はコンパレータ１の出力信号から所定の制御−設定を
行うマイクロプロセッサで、コンパレータ１の出力信号
に応じてビットを制御する制御手段３と、この制御手段
３の出力に応じてビット設定を行う設定器とを具備して
いる。５は設定器４で設定されたデジタル信号を取り込
みアナログ値に変換するＤ／Ａ変換器である６ 次に、第５図、第６図を用いて本発明の詳細な説明する
。第６図はこのＡ／Ｄ変換器の動作を表すフローチャー
トである。まず、はじめにマイクロプロセッサ２内の設
定器４のすべてのビットに０を入れておき、スタートと
同時に制御手段３で設定器４の最上位ビットに１を立て
る９次にこの設定器４のデジタル値をＤ／Ａ変換して、
コンパレータ１で被測定アナログ値と比較する。くステ
ップＡ〜Ｃ〉 ここで、コンパレータ１の出力が１であれば、つまり、
Ｄ／Ａ変換器５の出力の方が被測定アナログ値より大き
ければ、制御手段３で設定器４の最上位ビットに０を入
れなおす、ここで、このアクセスビットが最下位ビット
であるか調べ、最下位ビットでなければ、制御手段３で
設定器４の次のビットに１を立てる。その後、設定器４
の設定値をＤ／Ａ変換器５で変換して、コンパレータ１
へ入力し再び被測定アナログ値と比較する。くステップ
Ｄ〜Ｇ、Ｂ〜Ｃ〉 もし、コンパレータ１の出力がＯであれば、つまり、Ｄ
／Ａ変換器５の出力の方が被測定アナログ値より小さけ
れば、そのビットはそのままに維持して、そのビットが
最下位ビットであるか調べ、最下位ビットでなければ、
制御手段３で設定器４の次のビットに１を立てる。その
後、設定器４の設定値をＤ／Ａ変換器５で変換して、コ
ンパレータ１へ入力し再び被測定アナログ値と比較する
。
路構成図である０図において、１は被測定アナログ値と
Ｄ／Ａ変換器のアナログ出力を比較するコンパレータ、
２はコンパレータ１の出力信号から所定の制御−設定を
行うマイクロプロセッサで、コンパレータ１の出力信号
に応じてビットを制御する制御手段３と、この制御手段
３の出力に応じてビット設定を行う設定器とを具備して
いる。５は設定器４で設定されたデジタル信号を取り込
みアナログ値に変換するＤ／Ａ変換器である６ 次に、第５図、第６図を用いて本発明の詳細な説明する
。第６図はこのＡ／Ｄ変換器の動作を表すフローチャー
トである。まず、はじめにマイクロプロセッサ２内の設
定器４のすべてのビットに０を入れておき、スタートと
同時に制御手段３で設定器４の最上位ビットに１を立て
る９次にこの設定器４のデジタル値をＤ／Ａ変換して、
コンパレータ１で被測定アナログ値と比較する。くステ
ップＡ〜Ｃ〉 ここで、コンパレータ１の出力が１であれば、つまり、
Ｄ／Ａ変換器５の出力の方が被測定アナログ値より大き
ければ、制御手段３で設定器４の最上位ビットに０を入
れなおす、ここで、このアクセスビットが最下位ビット
であるか調べ、最下位ビットでなければ、制御手段３で
設定器４の次のビットに１を立てる。その後、設定器４
の設定値をＤ／Ａ変換器５で変換して、コンパレータ１
へ入力し再び被測定アナログ値と比較する。くステップ
Ｄ〜Ｇ、Ｂ〜Ｃ〉 もし、コンパレータ１の出力がＯであれば、つまり、Ｄ
／Ａ変換器５の出力の方が被測定アナログ値より小さけ
れば、そのビットはそのままに維持して、そのビットが
最下位ビットであるか調べ、最下位ビットでなければ、
制御手段３で設定器４の次のビットに１を立てる。その
後、設定器４の設定値をＤ／Ａ変換器５で変換して、コ
ンパレータ１へ入力し再び被測定アナログ値と比較する
。
くステップＤ、Ｆ〜Ｇ、Ｂ〜Ｃ〉
この後、順次コンパレータでＤ／Ａ変換器５の出力と被
測定アナログ値を比較して、コンパレータ１の出力が１
であれば、そのときのアクセスビットに０を入れて、次
のビットに１を入れる。コンパレータ１の出力が０であ
れば、そのときのアクセスビットを１のままにして次の
ビットに１を入れる。その後、アクセスビットが最下位
ビットになるまで設定と比較を繰り返し、最下位ビット
になったらその時の設定器のデジタル値をＡ／Ｄ変換出
力として出力する。くステップＢ〜Ｈ〉従来の逐次比較
型Ａ／Ｄ変換器では、１ビットずつ逐次設定、比較を行
って変換を行っていた。
測定アナログ値を比較して、コンパレータ１の出力が１
であれば、そのときのアクセスビットに０を入れて、次
のビットに１を入れる。コンパレータ１の出力が０であ
れば、そのときのアクセスビットを１のままにして次の
ビットに１を入れる。その後、アクセスビットが最下位
ビットになるまで設定と比較を繰り返し、最下位ビット
になったらその時の設定器のデジタル値をＡ／Ｄ変換出
力として出力する。くステップＢ〜Ｈ〉従来の逐次比較
型Ａ／Ｄ変換器では、１ビットずつ逐次設定、比較を行
って変換を行っていた。
〈発明が解決しようとする課題〉
このような従来の逐次比較型Ａ／Ｄ変換器では、分解能
と変換時間が相反し、分解能を高めるなめにＡ／Ｄ変換
器のビット数を増やすと、変換時に各ビット毎のアナロ
グ比較の回数が多くなり、その結果変換時間が長くなっ
てしまう問題があった。
と変換時間が相反し、分解能を高めるなめにＡ／Ｄ変換
器のビット数を増やすと、変換時に各ビット毎のアナロ
グ比較の回数が多くなり、その結果変換時間が長くなっ
てしまう問題があった。
また、逆に変換時間を短くするためにＡ／Ｄ変換器の中
に高速のＤ／Ａ変換器、高速オペアンプを用いると、そ
の分価格が高くなってしまう問題かある。
に高速のＤ／Ａ変換器、高速オペアンプを用いると、そ
の分価格が高くなってしまう問題かある。
本発明はこのような問題を解決するために為されたもの
で、変換時間が短縮されるような逐次比較型Ａ／Ｄ変換
器を提供することを目的とする４く課題を解決するため
の手段〉 本発明は、次のような構成にしたＡ／Ｄ変換器である。
で、変換時間が短縮されるような逐次比較型Ａ／Ｄ変換
器を提供することを目的とする４く課題を解決するため
の手段〉 本発明は、次のような構成にしたＡ／Ｄ変換器である。
逐次比較型Ａ／Ｄ変換器において、
Ｄ／Ａ変換器と、
このＤ／Ａ変換器のアナログ出力を取り込んで記憶する
アナログサンプルホルダーと、前記Ｄ／Ａ変換器のアナ
ログ出力電位と、前記アナログサンプルホルダーに記憶
されたアナログ電位の間の電位を等電位に分圧する分圧
器と、前記アナログサンプルホルダーに取り付けられて
いて、前記Ｄ／Ａ変換器側と前記分圧器側への切り替え
が可能な切り替えスイッチと、被測定アナログ値を入力
とし、前記分圧器で分圧された電位を基準電圧として導
入し比較を行う複数のコンパレータと、 この複数のコンパレータの出力を入力としてエンコード
するエンコーダと、 このエンコーダからの信号を読み込んでその信号に応じ
たデジタル信号を前記Ｄ／Ａ変換器に送るマイクロプロ
セッサとを備え、 前記マイクロプロセッサは、 前記Ｄ／Ａ変換器に送るデジタル信号を設定するデジタ
ル信号設定手段と、 前記エンコーダの出力を読み込んで前記デジタル信号設
定手段に設定値を書き込む読み込み書き込み手段と、 この読み込み書き込み手段の読み書きの制御、前記デジ
タル信号設定手段のデジタル信号送信の一制御、及び前
記アナログサンプルホルダーの切り替えスイッチの制御
を行う制御手段とを具備し、前記Ｄ／Ａ変換器のビット
数を複数のビットブロックに等分割し、上位のビットブ
ロックから逐次被測定アナログ値と比較を行うことを特
徴とする。
アナログサンプルホルダーと、前記Ｄ／Ａ変換器のアナ
ログ出力電位と、前記アナログサンプルホルダーに記憶
されたアナログ電位の間の電位を等電位に分圧する分圧
器と、前記アナログサンプルホルダーに取り付けられて
いて、前記Ｄ／Ａ変換器側と前記分圧器側への切り替え
が可能な切り替えスイッチと、被測定アナログ値を入力
とし、前記分圧器で分圧された電位を基準電圧として導
入し比較を行う複数のコンパレータと、 この複数のコンパレータの出力を入力としてエンコード
するエンコーダと、 このエンコーダからの信号を読み込んでその信号に応じ
たデジタル信号を前記Ｄ／Ａ変換器に送るマイクロプロ
セッサとを備え、 前記マイクロプロセッサは、 前記Ｄ／Ａ変換器に送るデジタル信号を設定するデジタ
ル信号設定手段と、 前記エンコーダの出力を読み込んで前記デジタル信号設
定手段に設定値を書き込む読み込み書き込み手段と、 この読み込み書き込み手段の読み書きの制御、前記デジ
タル信号設定手段のデジタル信号送信の一制御、及び前
記アナログサンプルホルダーの切り替えスイッチの制御
を行う制御手段とを具備し、前記Ｄ／Ａ変換器のビット
数を複数のビットブロックに等分割し、上位のビットブ
ロックから逐次被測定アナログ値と比較を行うことを特
徴とする。
また、前記分圧器は、２のべき乗から１を引いた数だけ
分圧するもので、前記コンパレータは分圧される数だけ
存在し、前記エンコーダの出力ビット数はべき数だけ存
在することを特徴とする。
分圧するもので、前記コンパレータは分圧される数だけ
存在し、前記エンコーダの出力ビット数はべき数だけ存
在することを特徴とする。
く作用〉
このような本発明においては−Ｄ／Ａ変換器のビット数
を単位ビットブロックに等分割し、このビット数をべき
数としてＤ／Ａ変換器の出力を２のべき乗から１を引い
た数だけ分圧器で分圧して、２のべき乗から１を引いた
数だけ個数をもつコンパレータに入力して被測定アナロ
グ値と比較する。
を単位ビットブロックに等分割し、このビット数をべき
数としてＤ／Ａ変換器の出力を２のべき乗から１を引い
た数だけ分圧器で分圧して、２のべき乗から１を引いた
数だけ個数をもつコンパレータに入力して被測定アナロ
グ値と比較する。
その後、２のべき乗から１を引いた数のコンパレータの
ビット出力をエンコーダでべき数のビット数にエンコー
ドし、このビット情報をマイクロプロセッサに送る。こ
のマイクロプロセッサ内では次のように作用している。
ビット出力をエンコーダでべき数のビット数にエンコー
ドし、このビット情報をマイクロプロセッサに送る。こ
のマイクロプロセッサ内では次のように作用している。
制御手段の制御信号に基づいて前記エンコーダのビット
情報を読み込み書き込み手段で読み込んで、デジタル信
号設定手段のその時点でアクセスしている単位ビットブ
ロックに前記エンコーダのビット情報を書き込む。その
後、制御手段でアナログサンプルホルタ−の切り替えス
イッチをＤ／Ａ変換器側に切り替えるとともに、デジタ
ル信号設定手段に送信信号を与え、デジタル信号設定手
段はＤ／Ａ変換器にデジタル信号を送る。このＤ／Ａ変
換器のアナログ変換値をアナログサンプルホルダーで記
憶した後、制御手段で切り替えスイッチを分圧器側に切
り替える。その後、制御手段は読み込み書き込み手段に
書き込み信号を与え、読み込み書き込み手段はエンコー
ダのビット情報が書き込まれた次の単位ビットブロック
にすべて１を立てる。制御手段は再びデジタル信号設定
手段に送信信号を送り、デジタル信号はＤ／Ａ変換され
る。この後、分圧器でＤ／Ａ変換器のアナログ出力電位
とアナログサンプルホルタ−のアナログ電位を、２のべ
き数から１を引いた数だけ等電位に分圧し、前記コンパ
レータで再び被測定アナログ値との比較を行い、コンパ
レータの出力をエンコーダに送る。
情報を読み込み書き込み手段で読み込んで、デジタル信
号設定手段のその時点でアクセスしている単位ビットブ
ロックに前記エンコーダのビット情報を書き込む。その
後、制御手段でアナログサンプルホルタ−の切り替えス
イッチをＤ／Ａ変換器側に切り替えるとともに、デジタ
ル信号設定手段に送信信号を与え、デジタル信号設定手
段はＤ／Ａ変換器にデジタル信号を送る。このＤ／Ａ変
換器のアナログ変換値をアナログサンプルホルダーで記
憶した後、制御手段で切り替えスイッチを分圧器側に切
り替える。その後、制御手段は読み込み書き込み手段に
書き込み信号を与え、読み込み書き込み手段はエンコー
ダのビット情報が書き込まれた次の単位ビットブロック
にすべて１を立てる。制御手段は再びデジタル信号設定
手段に送信信号を送り、デジタル信号はＤ／Ａ変換され
る。この後、分圧器でＤ／Ａ変換器のアナログ出力電位
とアナログサンプルホルタ−のアナログ電位を、２のべ
き数から１を引いた数だけ等電位に分圧し、前記コンパ
レータで再び被測定アナログ値との比較を行い、コンパ
レータの出力をエンコーダに送る。
このようにしてエンコーダからのビット情報をデジタル
信号設定手段の単位ビットブロックに入れていき、その
次の単位ビットブロックに１を入れてＤ／Ａ変換する動
作を最下位ビットまで繰り返して被測定アナログ値のＡ
／Ｄ変換値を得る。
信号設定手段の単位ビットブロックに入れていき、その
次の単位ビットブロックに１を入れてＤ／Ａ変換する動
作を最下位ビットまで繰り返して被測定アナログ値のＡ
／Ｄ変換値を得る。
〈実施例〉
以下図面を用いて、本発明の詳細な説明する。
第１図は本発明に係る逐次比較型Ａ／Ｄ変換器の一実施
例を示す回路構成図である。この実施例では、Ｄ／Ａ変
換器のビット数を１２、単位ビットブロックを３ビット
、コンパレータを７個用いたものである。図において、
５は１２ビットのＤ／Ａ変換器、６はスイッチＳＷがＤ
／Ａ変換器５側にあるときにＤ／Ａ変換器５のアナログ
出力を取り込んで記憶し、スイッチＳＷが分圧器７側に
あるときに分圧器７に末端電位を与えるアナログサンプ
ルホルダー、７は同じ抵抗値をもった抵抗Ｒ１〜Ｒ７で
構成される分圧器で、Ｄ／Ａ変換器５のアナログ出力電
位とアナログサンプルホルダー６のアナログ電位を７等
分に等電位に分圧するものである。ここでいう分圧とは
、Ｄ／Ａ変換器５のアナログ出力電位とアナログサンプ
ルホルダー６のアナログ電位の差を７等分したものに、
アナログサンプルホルダーのアナログ電位を加えたもの
である。ＳＷは制御信号に基づいてＤ／Ａ変換器５側と
分圧器７側に切り替わる切り替えスイッチ、８０〜８６
は被測定アナログ値を入力電圧として、分圧器７によっ
て分圧された電位を基準電圧として比較する７個のコン
パレータ、９は７個のコンパレータ８０〜８６の出力信
号を３ビットのビット情報にエンコードするエンコーダ
である。
例を示す回路構成図である。この実施例では、Ｄ／Ａ変
換器のビット数を１２、単位ビットブロックを３ビット
、コンパレータを７個用いたものである。図において、
５は１２ビットのＤ／Ａ変換器、６はスイッチＳＷがＤ
／Ａ変換器５側にあるときにＤ／Ａ変換器５のアナログ
出力を取り込んで記憶し、スイッチＳＷが分圧器７側に
あるときに分圧器７に末端電位を与えるアナログサンプ
ルホルダー、７は同じ抵抗値をもった抵抗Ｒ１〜Ｒ７で
構成される分圧器で、Ｄ／Ａ変換器５のアナログ出力電
位とアナログサンプルホルダー６のアナログ電位を７等
分に等電位に分圧するものである。ここでいう分圧とは
、Ｄ／Ａ変換器５のアナログ出力電位とアナログサンプ
ルホルダー６のアナログ電位の差を７等分したものに、
アナログサンプルホルダーのアナログ電位を加えたもの
である。ＳＷは制御信号に基づいてＤ／Ａ変換器５側と
分圧器７側に切り替わる切り替えスイッチ、８０〜８６
は被測定アナログ値を入力電圧として、分圧器７によっ
て分圧された電位を基準電圧として比較する７個のコン
パレータ、９は７個のコンパレータ８０〜８６の出力信
号を３ビットのビット情報にエンコードするエンコーダ
である。
１０はマイクロプロセッサで次のような要素で構成され
ている。１１は１２ビットのデジタル信号を設定してＤ
／Ａ変換器５にデジタル信号を送るデジタル信号設定手
段、１２はエンコーダ９の３ビットのビット情報を読み
込んでデジタル信号設定手段１１に書き込み、また、制
御信号に基づいて単位ビットブロックに１を書き込んで
いく読み込み書き込み手段、１３は読み込み書き込み手
段１２の読み書きの制御、デジタル信号設定手￥１１１
のデジタル信号送信の制御、及びスイッチＳＷの切り替
えの制御を行う制御手段である。
ている。１１は１２ビットのデジタル信号を設定してＤ
／Ａ変換器５にデジタル信号を送るデジタル信号設定手
段、１２はエンコーダ９の３ビットのビット情報を読み
込んでデジタル信号設定手段１１に書き込み、また、制
御信号に基づいて単位ビットブロックに１を書き込んで
いく読み込み書き込み手段、１３は読み込み書き込み手
段１２の読み書きの制御、デジタル信号設定手￥１１１
のデジタル信号送信の制御、及びスイッチＳＷの切り替
えの制御を行う制御手段である。
次に、第１図、第２図、第３図を用いて本発明の詳細な
説明する。第２図は本発明に係るＡ／Ｄ変換器の動作を
表すフローチャート、第３図はデジタル信号設定手段の
デジタル値の状態を示す図、第４図は第３図のデジタル
値に応じた数直線上の位置を示す図で、Ｘは１２ビット
のフルスパンである。ここで、被測定値は第４図のｙの
点であるとする。
説明する。第２図は本発明に係るＡ／Ｄ変換器の動作を
表すフローチャート、第３図はデジタル信号設定手段の
デジタル値の状態を示す図、第４図は第３図のデジタル
値に応じた数直線上の位置を示す図で、Ｘは１２ビット
のフルスパンである。ここで、被測定値は第４図のｙの
点であるとする。
まず、はじめに制御手段１３の書き込み信号に基づき、
読み込み書き込み手段１２でデジタル信号設定手段の１
２ビットをすべて０に設定する（第３図、第４図■）。
読み込み書き込み手段１２でデジタル信号設定手段の１
２ビットをすべて０に設定する（第３図、第４図■）。
その後、制御手段１３の送信信号に基づき、デジタル信
号設定手段１１のデジタル信号をＤ／Ａ変換器５に送り
Ｄ／Ａ変換するにこで、制御手段１３でスイッチＳＷを
Ｄ／Ａ変換器５側に入れてＤ／Ａ変換器５の変換値をア
ナログサンプルホルダー６にホールドするとともに、ス
イッチＳＷを分圧器７＠に切り替えて分圧器７内の抵抗
Ｒ７の低電位側の電位を０にする。その後、制御手段１
３が読み込み書き込み手段に書き込み信号を送り、デジ
タル信号設定手段１１の上位３ビット（最上位ビットブ
ロック）に１１Ｎ２）を書き込ませる（第３図、第４図
■）。くステップａ〜ｅ〉 その後、最上位ビットブロックが１１Ｈ２）となったデ
ジタル信号を制御手段１３の送信信号に基づいてＤ／Ａ
変換器５に送り、Ｄ／Ａ変換する。このＤ／Ａ変換され
たアナログ電位とアナログサンプルホルタ−６のアナロ
グ電位の間（第４図の■と■の間隔）を分圧器７で７つ
に等電位に分圧し、この電位を被測定アナログ値を入力
とする７個のコンパレータ８０〜８６に基準電圧として
導入して比較する。この実施例においては、第４図のｙ
点に被測定アナログ値があるので、コンパレータ８０〜
８３は０を出力し、コンパレータ８４〜８６は１を出力
する６次に、エンコータってこのコンパレータ８０〜８
６の出力を７ビットの入力信号として３ビットのビット
情報にエンコードする。
号設定手段１１のデジタル信号をＤ／Ａ変換器５に送り
Ｄ／Ａ変換するにこで、制御手段１３でスイッチＳＷを
Ｄ／Ａ変換器５側に入れてＤ／Ａ変換器５の変換値をア
ナログサンプルホルダー６にホールドするとともに、ス
イッチＳＷを分圧器７＠に切り替えて分圧器７内の抵抗
Ｒ７の低電位側の電位を０にする。その後、制御手段１
３が読み込み書き込み手段に書き込み信号を送り、デジ
タル信号設定手段１１の上位３ビット（最上位ビットブ
ロック）に１１Ｎ２）を書き込ませる（第３図、第４図
■）。くステップａ〜ｅ〉 その後、最上位ビットブロックが１１Ｈ２）となったデ
ジタル信号を制御手段１３の送信信号に基づいてＤ／Ａ
変換器５に送り、Ｄ／Ａ変換する。このＤ／Ａ変換され
たアナログ電位とアナログサンプルホルタ−６のアナロ
グ電位の間（第４図の■と■の間隔）を分圧器７で７つ
に等電位に分圧し、この電位を被測定アナログ値を入力
とする７個のコンパレータ８０〜８６に基準電圧として
導入して比較する。この実施例においては、第４図のｙ
点に被測定アナログ値があるので、コンパレータ８０〜
８３は０を出力し、コンパレータ８４〜８６は１を出力
する６次に、エンコータってこのコンパレータ８０〜８
６の出力を７ビットの入力信号として３ビットのビット
情報にエンコードする。
このとき、３つのコンパレータ８４〜８６が１を出力す
るので、エンコーダ９は０１１（２）を出力する。
るので、エンコーダ９は０１１（２）を出力する。
その後、制御手段１３の読み込み信号に基づき読み込み
書き込み手段１２は、このエンコーダの出力信号、この
場合０１１ｆ２）を読み込んで、書き込み信号に基づき
デジタル信号設定手段１１の、前段で１１１［２）を書
き込んだビットブロックに０１１ｆ２）を書き込む（第
３図、第４図■）。このとき、デジタル変換値の上位３
ビットは０１１（２）に確定する。
書き込み手段１２は、このエンコーダの出力信号、この
場合０１１ｆ２）を読み込んで、書き込み信号に基づき
デジタル信号設定手段１１の、前段で１１１［２）を書
き込んだビットブロックに０１１ｆ２）を書き込む（第
３図、第４図■）。このとき、デジタル変換値の上位３
ビットは０１１（２）に確定する。
くステップｆ〜ｉ〉
次に、今３ビットのビット情報を入れたビットブロック
が最下位ビットブロック（最後の３ビット）かどうか調
べ、もし、最下位ビットブロックであればデジタル信号
設定手段１１内のデジタル信号を、デジタル変換出力と
して出力する。しかし、この場合最下位ビットブロック
ではないので、制御手段１３の送信信号に基つきデジタ
ル信号をＤ／Ａ変換器５に送りＤ／Ａ変換する。前段と
同様に、制御手段１３の制御信号に基づいて、スイッチ
ＳＷをＤ／Ａ変換器５１１１１に切り替えてアナログサ
ンプルホルダーにアナログ変換値を記憶させた後、スイ
ッチＳＷを分圧器７１ＰＪに切り替える。
が最下位ビットブロック（最後の３ビット）かどうか調
べ、もし、最下位ビットブロックであればデジタル信号
設定手段１１内のデジタル信号を、デジタル変換出力と
して出力する。しかし、この場合最下位ビットブロック
ではないので、制御手段１３の送信信号に基つきデジタ
ル信号をＤ／Ａ変換器５に送りＤ／Ａ変換する。前段と
同様に、制御手段１３の制御信号に基づいて、スイッチ
ＳＷをＤ／Ａ変換器５１１１１に切り替えてアナログサ
ンプルホルダーにアナログ変換値を記憶させた後、スイ
ッチＳＷを分圧器７１ＰＪに切り替える。
この動作により、分圧器７内の抵抗Ｒ７の低電位側の電
位を限定している。その後、制御手段１３の書き込み信
号に基づいて、読み込み書き込み手段１２は、デジタル
信号設定手段１１内の次のビットブロック（次の３ビッ
ト）に１１１（２）を書き込む（第３図、第４図■）。
位を限定している。その後、制御手段１３の書き込み信
号に基づいて、読み込み書き込み手段１２は、デジタル
信号設定手段１１内の次のビットブロック（次の３ビッ
ト）に１１１（２）を書き込む（第３図、第４図■）。
これは、ビットブロックを３ビットにしたことで、分解
能を１／８ずつ小さくしていこうというものである。く
ステップｊ〜ｎ〉尚、この後は制御手段１３の制御動作
の説明は省略する。
能を１／８ずつ小さくしていこうというものである。く
ステップｊ〜ｎ〉尚、この後は制御手段１３の制御動作
の説明は省略する。
この後、デジタル信号設定手段１１のデジタル信号０１
１１１１００００００（２）をＤ／Ａ変換する。このＤ
／Ａ変換されたアナログ電位と、アナログサンプルホル
タ−６のアナログ電位の間〈第４図■と■の間隔）を分
圧器７で７つに等電位に分圧し、コンパレータ８０〜８
６に基準電圧として入力し、被測定アナログ値と比較す
る。ここで、被測定値は第４図ｙ点であるので、コンパ
レータ８０．８１の出力がＯ、コンパレータ８２〜８６
の出力が１となる。従って、エンコータ９への入力は、
００１１１１１（２）となり、５っ１が立っているので
エンコータ９は１０１（２）にエンコードする。その後
、読み込み書き込み手段１２で３ビット情報１０１ Ｆ
２）を読み込み、デジタル信号設定手段１１の前段で１
１１（２）を書き込んだビットブロックに１０１（２）
を書き込む（第３図、第４図■）。ここでこのビットブ
ロックが最下位ビットブロックであるが調べる。この場
合、まだ最下位ビットブロックではないので、このデジ
タル信号設定手段１１のデジタル信号０１１１０１００
００００（２）をＤ／Ａ変換し、アナログサンプルホル
タ−にホールドする。これにより、被測定アナログ値の
デジタル変換値が上位６ビットまで決定されることにな
る。その後、読み込み書き込み手段１２で、デジタル信
号設定手段１１の、前段で１ＯＮ２）を書き込んだビッ
トブロックのとなりのビットブロックに１１１ｆ２）を
書き込む（第３図、第４図■）。くステップｆ〜ｎ〉 以後、前段と同様に分解能をさらに１／８にすべく第４
図の■と■の間隔を７等分して、このアナログ電位をコ
ンパレータ８０〜８６の入力とし、同じ動作を繰り返す
、尚、この後の動作は第２図のステップｆ〜ｎのループ
であるので、詳細の説明を省略する。このループでエン
コータ９の出力が００１（２）、次のループでエンコー
タ９の出力が１１０（２）であるとすると、それぞれデ
ジタル変換値は上位９ビット、上位１２ビットと確定し
ていく（第３図■、■）。ここで、第２図のステップｊ
で最下位ビットブロックかどうか調べると、上位１２ビ
ット確定しているので、デジタル信号設定手段１１は制
御手段１３の信号に基づいてデジタル変換出力０１１１
０１００１１１０（２）を出力する。くステップｆ′″
−ｎ、ｆ〜ｊ、ｏ） 従って、Ｄ／Ａ変換器の分解能１２ビット、単位ビット
ブロックを３ビットとする、被測定アナログ値のＡ／Ｄ
変換は、１回に３ビットずつ確定していき、４回の逐次
比較で変換結果を得ることかできる。
１１１１００００００（２）をＤ／Ａ変換する。このＤ
／Ａ変換されたアナログ電位と、アナログサンプルホル
タ−６のアナログ電位の間〈第４図■と■の間隔）を分
圧器７で７つに等電位に分圧し、コンパレータ８０〜８
６に基準電圧として入力し、被測定アナログ値と比較す
る。ここで、被測定値は第４図ｙ点であるので、コンパ
レータ８０．８１の出力がＯ、コンパレータ８２〜８６
の出力が１となる。従って、エンコータ９への入力は、
００１１１１１（２）となり、５っ１が立っているので
エンコータ９は１０１（２）にエンコードする。その後
、読み込み書き込み手段１２で３ビット情報１０１ Ｆ
２）を読み込み、デジタル信号設定手段１１の前段で１
１１（２）を書き込んだビットブロックに１０１（２）
を書き込む（第３図、第４図■）。ここでこのビットブ
ロックが最下位ビットブロックであるが調べる。この場
合、まだ最下位ビットブロックではないので、このデジ
タル信号設定手段１１のデジタル信号０１１１０１００
００００（２）をＤ／Ａ変換し、アナログサンプルホル
タ−にホールドする。これにより、被測定アナログ値の
デジタル変換値が上位６ビットまで決定されることにな
る。その後、読み込み書き込み手段１２で、デジタル信
号設定手段１１の、前段で１ＯＮ２）を書き込んだビッ
トブロックのとなりのビットブロックに１１１ｆ２）を
書き込む（第３図、第４図■）。くステップｆ〜ｎ〉 以後、前段と同様に分解能をさらに１／８にすべく第４
図の■と■の間隔を７等分して、このアナログ電位をコ
ンパレータ８０〜８６の入力とし、同じ動作を繰り返す
、尚、この後の動作は第２図のステップｆ〜ｎのループ
であるので、詳細の説明を省略する。このループでエン
コータ９の出力が００１（２）、次のループでエンコー
タ９の出力が１１０（２）であるとすると、それぞれデ
ジタル変換値は上位９ビット、上位１２ビットと確定し
ていく（第３図■、■）。ここで、第２図のステップｊ
で最下位ビットブロックかどうか調べると、上位１２ビ
ット確定しているので、デジタル信号設定手段１１は制
御手段１３の信号に基づいてデジタル変換出力０１１１
０１００１１１０（２）を出力する。くステップｆ′″
−ｎ、ｆ〜ｊ、ｏ） 従って、Ｄ／Ａ変換器の分解能１２ビット、単位ビット
ブロックを３ビットとする、被測定アナログ値のＡ／Ｄ
変換は、１回に３ビットずつ確定していき、４回の逐次
比較で変換結果を得ることかできる。
尚、この実施例では、Ｄ／Ａ変換器のビット数１２ビッ
ト、単位ビットブロックを３ビットとしたが、Ｄ／Ａ変
換器のビット数１６ビット、単位ビットブロックを４ビ
ットとして、コンパレータを１５個用いても同様に結果
を得ることができる。
ト、単位ビットブロックを３ビットとしたが、Ｄ／Ａ変
換器のビット数１６ビット、単位ビットブロックを４ビ
ットとして、コンパレータを１５個用いても同様に結果
を得ることができる。
〈発明の効果〉
以上詳細に説明したように一本発明においては−Ａ／Ｄ
変換器の中に含まれるＤ／Ａ変換器のビット数を等分割
してビットブロックに分けたために、単位ビットブロッ
クで逐次比較できるようになり、今まで１ビットずつ逐
次比較していたものに比べ、変換スピードを格段に速め
ることができる。
変換器の中に含まれるＤ／Ａ変換器のビット数を等分割
してビットブロックに分けたために、単位ビットブロッ
クで逐次比較できるようになり、今まで１ビットずつ逐
次比較していたものに比べ、変換スピードを格段に速め
ることができる。
また、変換スピードを速めるために、価格の高い高速Ｄ
／Ａ変換器、高速オペアンプを使用する必要がなく、比
較的コストの低いＡ／Ｄ変換器を実現することができる
。
／Ａ変換器、高速オペアンプを使用する必要がなく、比
較的コストの低いＡ／Ｄ変換器を実現することができる
。
第１図は本発明に係る逐次比較型Ａ／Ｄ変換器の一実施
例を示す回路構成図、第２図は本発明の動作を表すフロ
ーチャート、第３図はデジタル信号設定手段のデジタル
値の状態を示す図、第４図は第３図のデジタル値に応じ
た数直線上の位置を示す図、第５図は従来の逐次比較型
Ａ／Ｄ変換器の一例を示す回路構成図、第６図は従来の
Ａ／Ｄ変換器の動作を示すフローチャートである。 ５・・・Ｄ ／’ Ａ変換器 ６・・・アナログサンプルホルダー ７・・・分圧器 ８０〜８６・・・コンパレータ
９・・・エンコーダ １０・・・マイクロプロセッサ １１・・・デジタル信号設定手段 １２・・・読み込み書き込み手段 １３・・・制御手段 ＳＷ・・・スイッチＲ
〜Ｒ７・・・抵抗
例を示す回路構成図、第２図は本発明の動作を表すフロ
ーチャート、第３図はデジタル信号設定手段のデジタル
値の状態を示す図、第４図は第３図のデジタル値に応じ
た数直線上の位置を示す図、第５図は従来の逐次比較型
Ａ／Ｄ変換器の一例を示す回路構成図、第６図は従来の
Ａ／Ｄ変換器の動作を示すフローチャートである。 ５・・・Ｄ ／’ Ａ変換器 ６・・・アナログサンプルホルダー ７・・・分圧器 ８０〜８６・・・コンパレータ
９・・・エンコーダ １０・・・マイクロプロセッサ １１・・・デジタル信号設定手段 １２・・・読み込み書き込み手段 １３・・・制御手段 ＳＷ・・・スイッチＲ
〜Ｒ７・・・抵抗
Claims (2)
- （１）逐次比較型Ａ／Ｄ変換器において、 Ｄ／Ａ変換器と、 このＤ／Ａ変換器のアナログ出力を取り込んで記憶する
アナログサンプルホルダーと、 前記Ｄ／Ａ変換器のアナログ出力電位と、前記アナログ
サンプルホルダーに記憶されたアナログ電位の間の電位
を等電位に分圧する分圧器と、前記アナログサンプルホ
ルダーに取り付けられていて、前記Ｄ／Ａ変換器側と前
記分圧器側への切り替えが可能な切り替えスイッチと、 被測定アナログ値を入力とし、前記分圧器で分圧された
電位を基準電圧として導入し比較を行う複数のコンパレ
ータと、 この複数のコンパレータの出力を入力としてエンコード
するエンコーダと、 このエンコーダからの信号を読み込んでその信号に応じ
たデジタル信号を前記Ｄ／Ａ変換器に送るマイクロプロ
セッサとを備え、 前記マイクロプロセッサは、 前記Ｄ／Ａ変換器に送るデジタル信号を設定するデジタ
ル信号設定手段と、 前記エンコーダの出力を読み込んで前記デジタル信号設
定手段に設定値を書き込む読み込み書き込み手段と、 この読み込み書き込み手段の読み書きの制御、前記デジ
タル信号設定手段のデジタル信号送信の制御、及び前記
アナログサンプルホルダーの切り替えスイッチの制御を
行う制御手段とを具備し、前記Ｄ／Ａ変換器のビット数
を複数のビットブロックに等分割し、上位のビットブロ
ックから逐次被測定アナログ値と比較を行うことを特徴
とするＡ／Ｄ変換器。 - （２）前記分圧器は、２のべき乗から１を引いた数だけ
分圧するもので、前記コンパレータは分圧される数だけ
存在し、前記エンコーダの出力ビット数はべき数だけ存
在することを特徴とする請求項（１）記載のＡ／Ｄ変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10476990A JPH043621A (ja) | 1990-04-20 | 1990-04-20 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10476990A JPH043621A (ja) | 1990-04-20 | 1990-04-20 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH043621A true JPH043621A (ja) | 1992-01-08 |
Family
ID=14389683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10476990A Pending JPH043621A (ja) | 1990-04-20 | 1990-04-20 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH043621A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005033606A (ja) * | 2003-07-08 | 2005-02-03 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換器並びにａ／ｄ変換器のオフセット電圧及び利得調整方法 |
| JP2010057031A (ja) * | 2008-08-29 | 2010-03-11 | Nec Electronics Corp | 電源制御装置と電源制御方法 |
-
1990
- 1990-04-20 JP JP10476990A patent/JPH043621A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005033606A (ja) * | 2003-07-08 | 2005-02-03 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換器並びにａ／ｄ変換器のオフセット電圧及び利得調整方法 |
| JP2010057031A (ja) * | 2008-08-29 | 2010-03-11 | Nec Electronics Corp | 電源制御装置と電源制御方法 |
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