JPH06152421A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JPH06152421A JPH06152421A JP30343592A JP30343592A JPH06152421A JP H06152421 A JPH06152421 A JP H06152421A JP 30343592 A JP30343592 A JP 30343592A JP 30343592 A JP30343592 A JP 30343592A JP H06152421 A JPH06152421 A JP H06152421A
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Abstract
(57)【要約】
【目的】Ａ／Ｄ変換装置を用いるマイコン制御システム
において、Ａ／Ｄ変換装置に対するマイコン側の処理を
低減させ、マイコン制御システムの処理能力を向上させ
ることにある。 【構成】アナログ入力信号をサンプルホールドするサン
プルホールド回路２と、Ｄ／Ａ変換器４と、このＤ／Ａ
変換器４の変換出力１０３，上限アナログ信号１０２お
よび下限アナログ信号１０４を入力し一つを選択するマ
ルチプレクサ５と、サンプルホールド出力１０１および
マルチプレクサ５の出力１０５を比較する比較器３と、
制御回路６と、変換結果を格納する変換結果格納レジス
タ７を設ける。このマルチプレクサ５によりアナログ信
号１０２あるいはアナログ信号１０４が選択された場
合、比較器３は比較結果信号１０６により制御回路６の
動作を制御する。この制御回路６によりマルチプレクサ
５の選択動作が更に制御される。
において、Ａ／Ｄ変換装置に対するマイコン側の処理を
低減させ、マイコン制御システムの処理能力を向上させ
ることにある。 【構成】アナログ入力信号をサンプルホールドするサン
プルホールド回路２と、Ｄ／Ａ変換器４と、このＤ／Ａ
変換器４の変換出力１０３，上限アナログ信号１０２お
よび下限アナログ信号１０４を入力し一つを選択するマ
ルチプレクサ５と、サンプルホールド出力１０１および
マルチプレクサ５の出力１０５を比較する比較器３と、
制御回路６と、変換結果を格納する変換結果格納レジス
タ７を設ける。このマルチプレクサ５によりアナログ信
号１０２あるいはアナログ信号１０４が選択された場
合、比較器３は比較結果信号１０６により制御回路６の
動作を制御する。この制御回路６によりマルチプレクサ
５の選択動作が更に制御される。
Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄ変換装置に関し、
特に逐次比較型Ａ／Ｄ変換装置に関する。
特に逐次比較型Ａ／Ｄ変換装置に関する。
【０００２】
【従来の技術】図１１は従来の一例を示す逐次比較型Ａ
／Ｄ変換装置のブロック図である。図１１に示すよう
に、従来のＡ／Ｄ変換装置１ａは１０ビットのＡ／Ｄ変
換器であり、アナログ入力端子ＡＩＮからのアナログデ
ータを蓄えるサンプルホールド回路２と、１０ビットの
Ｄ／Ａ変換器４ａと、比較器３と、制御回路６ａおよび
Ａ／Ｄ変換結果格納レジスタ７とを有する。また、Ｖ
REF は変換基準電位入力端子、ＧＮＤはグランド電位入
力端子、ＥＯＣは変換終了信号出力端子である。
／Ｄ変換装置のブロック図である。図１１に示すよう
に、従来のＡ／Ｄ変換装置１ａは１０ビットのＡ／Ｄ変
換器であり、アナログ入力端子ＡＩＮからのアナログデ
ータを蓄えるサンプルホールド回路２と、１０ビットの
Ｄ／Ａ変換器４ａと、比較器３と、制御回路６ａおよび
Ａ／Ｄ変換結果格納レジスタ７とを有する。また、Ｖ
REF は変換基準電位入力端子、ＧＮＤはグランド電位入
力端子、ＥＯＣは変換終了信号出力端子である。
【０００３】まず、制御回路６ａは、比較器３の出力信
号１０６を入力し、サンプルホールド回路２のアナログ
データのサンプルタイミング信号１１１と、サンプルホ
ールド回路２に蓄えられたアナログデータ１０１および
Ｄ／Ａ変換器４ａの出力データ１２８をＮ回比較する制
御並びに比較結果を順次Ａ／Ｄ変換結果格納レジスタ７
のＭＳＢからＬＳＢへ格納する制御を行なう信号１１０
と、Ａ／Ｄ変換動作終了信号ＥＯＣとを出力する逐次比
較型Ａ／Ｄ変換制御回路である。また、サンプルホール
ド回路２は、制御回路６ａより出力するサンプルタイミ
ング信号１１１が「１」の期間中に前記アナログ入力信
号ＡＩＮをサンプルし、「０」の期間中にそのアナログ
データを保持し、信号１０１として出力する。
号１０６を入力し、サンプルホールド回路２のアナログ
データのサンプルタイミング信号１１１と、サンプルホ
ールド回路２に蓄えられたアナログデータ１０１および
Ｄ／Ａ変換器４ａの出力データ１２８をＮ回比較する制
御並びに比較結果を順次Ａ／Ｄ変換結果格納レジスタ７
のＭＳＢからＬＳＢへ格納する制御を行なう信号１１０
と、Ａ／Ｄ変換動作終了信号ＥＯＣとを出力する逐次比
較型Ａ／Ｄ変換制御回路である。また、サンプルホール
ド回路２は、制御回路６ａより出力するサンプルタイミ
ング信号１１１が「１」の期間中に前記アナログ入力信
号ＡＩＮをサンプルし、「０」の期間中にそのアナログ
データを保持し、信号１０１として出力する。
【０００４】次に、Ｄ／Ａ変換器４ａはＡ／Ｄ変換結果
格納レジスタ７より出力する１０ビットのデジタルデー
タ１１２をＤ／Ａ変換し、アナログデータ１２８を出力
する。この１０ビットのＤ／Ａ変換器４ａは変換基準電
位ＶREF をアナログの基準電位としてＤ／Ａ変換を行な
い、１０ビットデータ１１２が「３ＦＦ」H の時にＶ
REF と同じ電位を出力し、「０００」H のときグランド
電位を出力する。また、比較器３は前述した入力データ
１０１と入力データ１２８を比較し、入力データ１０１
の値が入力データ１２８の値より大きい場合比較出力信
号１０６に「１」、それ以外の場合は「０」を出力す
る。更に、Ａ／Ｄ変換結果格納レジスタ７はタイミング
信号１１０が「１」の期間中に１０ビットデータ１１２
を内部レジスタに取込み、「０」の期間中に取込んだデ
ータを保持する。このＡ／Ｄ変換結果格納レジスタ７は
Ａ／Ｄ変換装置１ａの外部に読み出すことが可能であ
る。
格納レジスタ７より出力する１０ビットのデジタルデー
タ１１２をＤ／Ａ変換し、アナログデータ１２８を出力
する。この１０ビットのＤ／Ａ変換器４ａは変換基準電
位ＶREF をアナログの基準電位としてＤ／Ａ変換を行な
い、１０ビットデータ１１２が「３ＦＦ」H の時にＶ
REF と同じ電位を出力し、「０００」H のときグランド
電位を出力する。また、比較器３は前述した入力データ
１０１と入力データ１２８を比較し、入力データ１０１
の値が入力データ１２８の値より大きい場合比較出力信
号１０６に「１」、それ以外の場合は「０」を出力す
る。更に、Ａ／Ｄ変換結果格納レジスタ７はタイミング
信号１１０が「１」の期間中に１０ビットデータ１１２
を内部レジスタに取込み、「０」の期間中に取込んだデ
ータを保持する。このＡ／Ｄ変換結果格納レジスタ７は
Ａ／Ｄ変換装置１ａの外部に読み出すことが可能であ
る。
【０００５】図１２は図１１に示すＡ／Ｄ変換装置の変
換動作タイミング図である。図１２に示すように、Ａ／
Ｄ変換装置１ａは制御回路６ａ内部のクロック信号ＣＬ
Ｋにより動作し、期間（１）〜期間（１１）の１１周期
の期間で行なうものとする。まず、期間（１）はアナロ
グ入力信号のサンプル期間である。この期間（１）にお
いてサンプルタイミング信号１１１は「１」であるた
め、サンプルホールド回路２はアナログ入力端子ＡＩＮ
の電位をサンプルする。以降、期間（２）〜（１１）
は、サンプルタイミング信号１１１が「０」となるた
め、期間（１）でサンプルした電位をホールドする。
換動作タイミング図である。図１２に示すように、Ａ／
Ｄ変換装置１ａは制御回路６ａ内部のクロック信号ＣＬ
Ｋにより動作し、期間（１）〜期間（１１）の１１周期
の期間で行なうものとする。まず、期間（１）はアナロ
グ入力信号のサンプル期間である。この期間（１）にお
いてサンプルタイミング信号１１１は「１」であるた
め、サンプルホールド回路２はアナログ入力端子ＡＩＮ
の電位をサンプルする。以降、期間（２）〜（１１）
は、サンプルタイミング信号１１１が「０」となるた
め、期間（１）でサンプルした電位をホールドする。
【０００６】次に、期間（２）より（１１）は逐次変換
動作を行なう期間である。すなわち、帰還回路としての
Ｄ／Ａ変換器４ａの出力電位１２８とサンプルホールド
回路２よりの出力電位１０１が一致するように、Ｄ／Ａ
変換器４ａの入力データ１１２は最上位ビットから順に
１ビットずつ比較設定され、最下位ビットまで繰返し行
われる。
動作を行なう期間である。すなわち、帰還回路としての
Ｄ／Ａ変換器４ａの出力電位１２８とサンプルホールド
回路２よりの出力電位１０１が一致するように、Ｄ／Ａ
変換器４ａの入力データ１１２は最上位ビットから順に
１ビットずつ比較設定され、最下位ビットまで繰返し行
われる。
【０００７】かかる逐次比較動作についてさらに説明す
る。この期間（２）における制御回路６ａは入力データ
１１２の最上位ビットをセットし、その他のビットをリ
セットする。入力データ１１２をうけたＤ／Ａ変換器４
ａは変換基準電圧ＶREF の２分の１のレベルを出力す
る。一方、比較器３は第１の入力信号１０１と第２の入
力信号１２８の電位を比較し、比較結果である信号１０
６を出力する。この比較結果信号１０６は第１の入力信
号１０１の電位が第２の入力信号１２８の電位以上の場
合に「１」を出力し、それ以外の場合に「０」を出力す
る。これにより、制御回路６ａは比較器３の出力信号１
０６が「１」のときに入力データ１１２の最上位ビット
をセットしたままにし、信号１０６が「０」のときに入
力データ１１２の最上位ビットをリセットする。この期
間（２）での比較器３の出力信号１０６が「１」となる
ため、入力データ１１２の最上位ビットはセットされた
ままとなる。
る。この期間（２）における制御回路６ａは入力データ
１１２の最上位ビットをセットし、その他のビットをリ
セットする。入力データ１１２をうけたＤ／Ａ変換器４
ａは変換基準電圧ＶREF の２分の１のレベルを出力す
る。一方、比較器３は第１の入力信号１０１と第２の入
力信号１２８の電位を比較し、比較結果である信号１０
６を出力する。この比較結果信号１０６は第１の入力信
号１０１の電位が第２の入力信号１２８の電位以上の場
合に「１」を出力し、それ以外の場合に「０」を出力す
る。これにより、制御回路６ａは比較器３の出力信号１
０６が「１」のときに入力データ１１２の最上位ビット
をセットしたままにし、信号１０６が「０」のときに入
力データ１１２の最上位ビットをリセットする。この期
間（２）での比較器３の出力信号１０６が「１」となる
ため、入力データ１１２の最上位ビットはセットされた
ままとなる。
【０００８】次に、期間（３）において、制御回路６ａ
は入力データ１１２の最上位ビットを保持したまま、入
力データ１１２のビット８をセットする。この入力デー
タ１１２をうけて、Ｄ／Ａ変換器４ａの出力電位１２８
は変化する。以後期間（２）と同様に、サンプルホール
ド回路２の出力電位１０１とＤ／Ａ変換器４ａの出力電
位１２８を比較し、比較結果よりビット８のセット，リ
セットを行なう。この場合、比較器３の出力信号１０６
が「０」となるため、入力データ１１２のビット８はリ
セットされる。
は入力データ１１２の最上位ビットを保持したまま、入
力データ１１２のビット８をセットする。この入力デー
タ１１２をうけて、Ｄ／Ａ変換器４ａの出力電位１２８
は変化する。以後期間（２）と同様に、サンプルホール
ド回路２の出力電位１０１とＤ／Ａ変換器４ａの出力電
位１２８を比較し、比較結果よりビット８のセット，リ
セットを行なう。この場合、比較器３の出力信号１０６
が「０」となるため、入力データ１１２のビット８はリ
セットされる。
【０００９】以降、期間（４）〜（１１）においても、
同様の逐次比較を繰返す。最終的に、期間（１１）での
サンプルホールド回路２の出力電位１０１とＤ／Ａ変換
器４ａの出力電位１２８との比較結果より、入力データ
１１２の最下位ビットが決定し、１回のＡ／Ｄ変換を終
了する。この変換終了に伴い、制御回路６ａは変換終了
信号１１０を一定時間「１」とする。
同様の逐次比較を繰返す。最終的に、期間（１１）での
サンプルホールド回路２の出力電位１０１とＤ／Ａ変換
器４ａの出力電位１２８との比較結果より、入力データ
１１２の最下位ビットが決定し、１回のＡ／Ｄ変換を終
了する。この変換終了に伴い、制御回路６ａは変換終了
信号１１０を一定時間「１」とする。
【００１０】次に、上述したＡ／Ｄ変換装置をマイクロ
コンピピュータ（以下、マイコンと称す）制御システム
に用いた場合について説明する。かかるマイコン制御シ
ステムでのＡ／Ｄ変換装置の主な役割は、制御対象の動
作状態を示すアナログ量をディジタル値に変換してマイ
コンに取込むためのインターフェース回路である。マイ
コン側では、取り込んだ動作状態を示すデジタル値よ
り、制御対象が制御通り動作しているか否かを判別し、
制御通り動作していない場合に制御対象への帰還制御を
行なう。従って、マイコン側では以上説明したような一
連の処理を行なうために、Ａ／Ｄ変換装置１ａの変換終
了信号ＥＯＣによりＡ／Ｄ変換装置用の割込み処理ルー
チンを起動し、制御処理をソフトウェアで行なう。
コンピピュータ（以下、マイコンと称す）制御システム
に用いた場合について説明する。かかるマイコン制御シ
ステムでのＡ／Ｄ変換装置の主な役割は、制御対象の動
作状態を示すアナログ量をディジタル値に変換してマイ
コンに取込むためのインターフェース回路である。マイ
コン側では、取り込んだ動作状態を示すデジタル値よ
り、制御対象が制御通り動作しているか否かを判別し、
制御通り動作していない場合に制御対象への帰還制御を
行なう。従って、マイコン側では以上説明したような一
連の処理を行なうために、Ａ／Ｄ変換装置１ａの変換終
了信号ＥＯＣによりＡ／Ｄ変換装置用の割込み処理ルー
チンを起動し、制御処理をソフトウェアで行なう。
【００１１】図１３は図１１に示すＡ／Ｄ変換装置を含
むマイコンの処理プログラムのフロー図である。図１３
に示すように、かかる処理はＡ／Ｄ変換装置１ａをアク
セスし、変換値を読出した後、変換値と予め設定してあ
る許容値の上限，下限とを比較し、変換値が許容範囲内
にあるか否かを判別するプログラムである。この変換値
が許容範囲内にある場合、制御が正常に行なわれている
とみなして、制御対象に対する制御をそのまま継続す
る。一方、変換値が許容範囲外であった場合は、制御を
正常に戻すために、制御対象に対して帰還制御処理を行
なう。尚、かかる処理ルーチンは割込み処理で行なわれ
るため、マイコンは図１３の処理以外に、割込み分岐処
理及び割込みからの復帰処理が伴う。
むマイコンの処理プログラムのフロー図である。図１３
に示すように、かかる処理はＡ／Ｄ変換装置１ａをアク
セスし、変換値を読出した後、変換値と予め設定してあ
る許容値の上限，下限とを比較し、変換値が許容範囲内
にあるか否かを判別するプログラムである。この変換値
が許容範囲内にある場合、制御が正常に行なわれている
とみなして、制御対象に対する制御をそのまま継続す
る。一方、変換値が許容範囲外であった場合は、制御を
正常に戻すために、制御対象に対して帰還制御処理を行
なう。尚、かかる処理ルーチンは割込み処理で行なわれ
るため、マイコンは図１３の処理以外に、割込み分岐処
理及び割込みからの復帰処理が伴う。
【００１２】
【発明が解決しようとする課題】上述した従来のＡ／Ｄ
変換装置は、組込まれるマイコン制御システムにおいて
入力されるアナログデータが許容値の範囲外の場合でも
Ａ／Ｄ変換処理を行ない、Ａ／Ｄ変換処理終了後にマイ
コンが外部より入力されたアナログ信号について許容範
囲内に入っているか否かの判別を行なっているため、異
常処理の応答速度が低下し、マイコン制御システムにお
けるマイコンの制御処理能力を低下させるという欠点が
ある。
変換装置は、組込まれるマイコン制御システムにおいて
入力されるアナログデータが許容値の範囲外の場合でも
Ａ／Ｄ変換処理を行ない、Ａ／Ｄ変換処理終了後にマイ
コンが外部より入力されたアナログ信号について許容範
囲内に入っているか否かの判別を行なっているため、異
常処理の応答速度が低下し、マイコン制御システムにお
けるマイコンの制御処理能力を低下させるという欠点が
ある。
【００１３】本発明のの目的は、かかるマイコン側の処
理を低減させ、マイコン制御システムの処理能力を向上
させることのできるＡ／Ｄ変換装置を提供することにあ
る。
理を低減させ、マイコン制御システムの処理能力を向上
させることのできるＡ／Ｄ変換装置を提供することにあ
る。
【００１４】
【課題を解決するための手段】本発明のＡ／Ｄ変換装置
は、外部から入力されるアナログデータを一時蓄えるサ
ンプルホールド回路と、内部に構成される抵抗ラダー回
路のひとつの接点をＮビットのデジタル入力によりデコ
ーダ回路を通して選択出力することにより得られるＤ／
Ａ変換結果アナログ出力端子と前記抵抗ラダー回路の定
まったアナログデータを導出する複数のアナログ出力端
子を備えたＤ／Ａ変換器と、前記Ｄ／Ａ変換器の複数の
アナログ出力端子から入力されるアナログデータのうち
の一つを出力するマルチプレクサ回路と、前記サンプル
ホールド回路に蓄えられたデータおよび前記マルチプレ
クサ回路の出力を比較する比較器と、前記比較器の出力
によりビットのデータを格納する変換結果格納レジスタ
と、前記サンプルホールド回路にデータを蓄える制御お
よび該データと前記マルチプレクサ回路の出力を逐次比
較し且つ比較結果を１ビット毎にＮビットまで前記変換
結果格納レジスタにデータを格納する制御を行なう制御
回路とを有し、前記制御回路により前記マルチプレクサ
回路のアナログ出力として前記Ｄ／Ａ変換器の定まった
アナログデータを導出したアナログ出力端子を選択し
て、前記サンプルホールド回路の出力および前記Ｄ／Ａ
変換器の出力データの比較結果があらかじめ定めた条件
を満足する場合には前記制御回路の逐次比較制御を停止
して逐次比較制御が停止したことを示す信号を精製し、
逆に前記比較結果が前記条件を満足しない場合あるいは
前記Ｄ／Ａ変換器のＤ／Ａ変換結果アナログ出力端子を
選択した場合には前記制御回路の逐次比較制御を開始す
るように構成される。
は、外部から入力されるアナログデータを一時蓄えるサ
ンプルホールド回路と、内部に構成される抵抗ラダー回
路のひとつの接点をＮビットのデジタル入力によりデコ
ーダ回路を通して選択出力することにより得られるＤ／
Ａ変換結果アナログ出力端子と前記抵抗ラダー回路の定
まったアナログデータを導出する複数のアナログ出力端
子を備えたＤ／Ａ変換器と、前記Ｄ／Ａ変換器の複数の
アナログ出力端子から入力されるアナログデータのうち
の一つを出力するマルチプレクサ回路と、前記サンプル
ホールド回路に蓄えられたデータおよび前記マルチプレ
クサ回路の出力を比較する比較器と、前記比較器の出力
によりビットのデータを格納する変換結果格納レジスタ
と、前記サンプルホールド回路にデータを蓄える制御お
よび該データと前記マルチプレクサ回路の出力を逐次比
較し且つ比較結果を１ビット毎にＮビットまで前記変換
結果格納レジスタにデータを格納する制御を行なう制御
回路とを有し、前記制御回路により前記マルチプレクサ
回路のアナログ出力として前記Ｄ／Ａ変換器の定まった
アナログデータを導出したアナログ出力端子を選択し
て、前記サンプルホールド回路の出力および前記Ｄ／Ａ
変換器の出力データの比較結果があらかじめ定めた条件
を満足する場合には前記制御回路の逐次比較制御を停止
して逐次比較制御が停止したことを示す信号を精製し、
逆に前記比較結果が前記条件を満足しない場合あるいは
前記Ｄ／Ａ変換器のＤ／Ａ変換結果アナログ出力端子を
選択した場合には前記制御回路の逐次比較制御を開始す
るように構成される。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１６】図１は本発明の第１の実施例を示すＡ／Ｄ
変換装置のブロック図である。図１に示すように、本実
施例のＡ／Ｄ変換装置は１０ビットのＡ／Ｄ変換装置の
例であり、前述したアナログ入力端子ＡＩＮからのアナ
ログ信号をサンプルホールドするサンプルホールド回路
２と、１０ビットＤ／Ａ変換器４と、マルチプレクサ５
および比較器３と、Ａ／Ｄ変換結果格納レジスタ７およ
び制御回路６とを有する。アナログ入力端子ＡＩＮから
のアナログ信号は、変換基準電位入力端子ＶREF および
グランド電位入力端子ＧＮＤからの電位を用い、変換終
了信号出力端子ＥＯＣより出力される。
変換装置のブロック図である。図１に示すように、本実
施例のＡ／Ｄ変換装置は１０ビットのＡ／Ｄ変換装置の
例であり、前述したアナログ入力端子ＡＩＮからのアナ
ログ信号をサンプルホールドするサンプルホールド回路
２と、１０ビットＤ／Ａ変換器４と、マルチプレクサ５
および比較器３と、Ａ／Ｄ変換結果格納レジスタ７およ
び制御回路６とを有する。アナログ入力端子ＡＩＮから
のアナログ信号は、変換基準電位入力端子ＶREF および
グランド電位入力端子ＧＮＤからの電位を用い、変換終
了信号出力端子ＥＯＣより出力される。
【００１７】まず、制御回路６は比較器３の出力信号１
０６を入力すると、サンプルタイミング信号１１１と、
Ａ／Ｄ変換結果格納レジスタ７のＭＳＢからＬＳＢへ格
納する制御を行なう制御信号１１０と、Ａ／Ｄ変換終了
信号ＥＯＣと、データ選択信号１０７〜１０９と、デー
タバス８への１０ビットデータ１１２とを出力する機能
を備えた逐次比較型Ａ／Ｄ変換制御回路である。また、
サンプルホールド回路２は制御回路６より出力するサン
プルタイミング信号１１１が「１」の期間中、アナログ
入力端子ＡＩＮの電位をサンプルし、一方「０」の期間
中にその電位をホールドする。Ｄ／Ａ変換器４は１０ビ
ット分解能の変換器であり、１０ビットデータ１１２の
デジタル値をＤ／Ａ変換し、アナログ信号１０３として
出力する。
０６を入力すると、サンプルタイミング信号１１１と、
Ａ／Ｄ変換結果格納レジスタ７のＭＳＢからＬＳＢへ格
納する制御を行なう制御信号１１０と、Ａ／Ｄ変換終了
信号ＥＯＣと、データ選択信号１０７〜１０９と、デー
タバス８への１０ビットデータ１１２とを出力する機能
を備えた逐次比較型Ａ／Ｄ変換制御回路である。また、
サンプルホールド回路２は制御回路６より出力するサン
プルタイミング信号１１１が「１」の期間中、アナログ
入力端子ＡＩＮの電位をサンプルし、一方「０」の期間
中にその電位をホールドする。Ｄ／Ａ変換器４は１０ビ
ット分解能の変換器であり、１０ビットデータ１１２の
デジタル値をＤ／Ａ変換し、アナログ信号１０３として
出力する。
【００１８】次に、本実施例では一例として、第１の比
較値（以下、上限値と称す）を「３ＦＥ」H 、第２の比
較値（以下、下限値と称す）を「００１」H と設定して
おり、Ｄ／Ａ変換器４はそれらに相当する電位である上
限アナログ信号１０２と下限アナログ信号１０４とをマ
ルチプレクサ５に入力する。また、比較器３はサンプル
ホールド回路２の出力である第１の入力信号１０１と、
マルチプレクサ５の出力である第２の入力信号１０５と
の電位を比較し、比較結果信号１０６を制御回路６に出
力する。ここで、第１の入力信号１０１の電位が第２の
入力信号１０５の電位以上の場合、比較結果信号１０６
は「１」になり、逆に第１の入力信号１０１の電位が第
２の入力信号１０５の電位より小さい場合、比較結果信
号１０６は「０」になる。
較値（以下、上限値と称す）を「３ＦＥ」H 、第２の比
較値（以下、下限値と称す）を「００１」H と設定して
おり、Ｄ／Ａ変換器４はそれらに相当する電位である上
限アナログ信号１０２と下限アナログ信号１０４とをマ
ルチプレクサ５に入力する。また、比較器３はサンプル
ホールド回路２の出力である第１の入力信号１０１と、
マルチプレクサ５の出力である第２の入力信号１０５と
の電位を比較し、比較結果信号１０６を制御回路６に出
力する。ここで、第１の入力信号１０１の電位が第２の
入力信号１０５の電位以上の場合、比較結果信号１０６
は「１」になり、逆に第１の入力信号１０１の電位が第
２の入力信号１０５の電位より小さい場合、比較結果信
号１０６は「０」になる。
【００１９】一方、Ａ／Ｄ変換結果格納レジスタ７はタ
イミング信号１１０が「１」の期間中、１０ビットデー
タ１１２を内部のレジスタに書込み、「０」の期間中そ
の値を保持する。また、このＡ／Ｄ変換結果格納レジス
タ７の値はＡ／Ｄ変換装置１の外部への読出しが可能で
ある。更に、マルチプレクサ５はデータ選択信号１０７
〜１０９により、アナログ信号１０２，１０３，１０４
から１つを選択し、アナログ信号１０５として出力す
る。これらデータ選択信号１０７〜１０９と選択される
マルチプレクサ５の出力信号１０５との関係を次の表１
に示す。
イミング信号１１０が「１」の期間中、１０ビットデー
タ１１２を内部のレジスタに書込み、「０」の期間中そ
の値を保持する。また、このＡ／Ｄ変換結果格納レジス
タ７の値はＡ／Ｄ変換装置１の外部への読出しが可能で
ある。更に、マルチプレクサ５はデータ選択信号１０７
〜１０９により、アナログ信号１０２，１０３，１０４
から１つを選択し、アナログ信号１０５として出力す
る。これらデータ選択信号１０７〜１０９と選択される
マルチプレクサ５の出力信号１０５との関係を次の表１
に示す。
【００２０】
【表１】
【００２１】図２は図１に示すＤ／Ａ変換器の構成図で
ある。図２に示すように、このＤ／Ａ変換器４は、デー
タバス８より１０ビットデジタルデータ１１２を入力し
てデコードし選択信号１１３を出力するデコーダ９と、
この選択信号１１３を入力し且つ変換基準電位ＶREF を
基準にして１０２４個の抵抗Ｒで電圧分圧されたアナロ
グ信号００００〜１０２３から１つを選択してアナログ
信号１０３を出力するマルチプレクサ１０とを備えてい
る。このＤ／Ａ変換器４において、アナログ信号１０２
２，０００１はそれぞれアナログ出力１０２，１０４と
してマルチプレクサ５へ送出される。
ある。図２に示すように、このＤ／Ａ変換器４は、デー
タバス８より１０ビットデジタルデータ１１２を入力し
てデコードし選択信号１１３を出力するデコーダ９と、
この選択信号１１３を入力し且つ変換基準電位ＶREF を
基準にして１０２４個の抵抗Ｒで電圧分圧されたアナロ
グ信号００００〜１０２３から１つを選択してアナログ
信号１０３を出力するマルチプレクサ１０とを備えてい
る。このＤ／Ａ変換器４において、アナログ信号１０２
２，０００１はそれぞれアナログ出力１０２，１０４と
してマルチプレクサ５へ送出される。
【００２２】次に、本実施例のＡ／Ｄ変換装置１の動作
について説明する。まず、Ａ／Ｄ変換装置１は、予め設
定されているアナログ入力信号ＡＩＮに対する許容上限
値，許容下限値に相当する上限アナログ信号１０２，下
限アナログ信号１０４を生成する手段をＤ／Ａ変換器４
に持たせることにより、Ａ／Ｄ変換制御回路６が逐次Ａ
／Ｄ変換動作を開始する前にアナログ入力信号と許容値
を比較し、許容値範囲外の時のみ実際に通常のＡ／Ｄ変
換動作を行なうような制御をする。そのアナログ入力信
号ＡＩＮが許容値内が許容値外かの判断はアナログ入力
信号と上限アナログ入力信号の比較およびアナログ入力
信号と下限アナログ信号の比較の２つの処理で行なわれ
ている。以下に２つの処理の動作について説明する。
について説明する。まず、Ａ／Ｄ変換装置１は、予め設
定されているアナログ入力信号ＡＩＮに対する許容上限
値，許容下限値に相当する上限アナログ信号１０２，下
限アナログ信号１０４を生成する手段をＤ／Ａ変換器４
に持たせることにより、Ａ／Ｄ変換制御回路６が逐次Ａ
／Ｄ変換動作を開始する前にアナログ入力信号と許容値
を比較し、許容値範囲外の時のみ実際に通常のＡ／Ｄ変
換動作を行なうような制御をする。そのアナログ入力信
号ＡＩＮが許容値内が許容値外かの判断はアナログ入力
信号と上限アナログ入力信号の比較およびアナログ入力
信号と下限アナログ信号の比較の２つの処理で行なわれ
ている。以下に２つの処理の動作について説明する。
【００２３】第１の処理のアナログ入力信号と上限アナ
ログ信号の比較時には、制御回路６がデータ選択信号１
０７，１０９を「０」に、データ選択信号１０８を
「１」にする。これらデータ選択信号１０７〜１０９の
状態をうけて、マルチプレクサ５は、前述した表１のよ
うにデータ１０５に上限アナログ信号１０２を出力す
る。このため、比較器３はアナログ入力信号と上限アナ
ログ信号との比較を開始する。この比較結果は信号１０
６として制御回路６に出力される。これにより、制御回
路６は信号１０６が「１」のときアナログ入力信号が許
容上限信号を超えているとみなし、信号１０６が「０」
のときアナログ入力信号が許容上限値以下であるとみな
す。
ログ信号の比較時には、制御回路６がデータ選択信号１
０７，１０９を「０」に、データ選択信号１０８を
「１」にする。これらデータ選択信号１０７〜１０９の
状態をうけて、マルチプレクサ５は、前述した表１のよ
うにデータ１０５に上限アナログ信号１０２を出力す
る。このため、比較器３はアナログ入力信号と上限アナ
ログ信号との比較を開始する。この比較結果は信号１０
６として制御回路６に出力される。これにより、制御回
路６は信号１０６が「１」のときアナログ入力信号が許
容上限信号を超えているとみなし、信号１０６が「０」
のときアナログ入力信号が許容上限値以下であるとみな
す。
【００２４】第２の処理のアナログ入力信号と下限アナ
ログ信号の比較時には、制御回路６がデータ選択信号１
０７，１０８を「０」に、データ選択信号１０９を
「１」にする。これらデータ選択信号１０７〜１０９の
状態をうけて、マルチプレクサ５は、前述した表１のよ
うにデータ１０５に下限アナログ信号１０４を出力す
る。このため、比較器３はアナログ入力信号と下限アナ
ログ信号との比較を開始する。この比較結果は信号１０
６として制御回路６に出力される。これにより、制御回
路６は信号１０６が「０」のときにアナログ入力信号が
許容下限値を越えているとみなし、信号１０６が「１」
のときアナログ入力信号が許容下限値以下であるとみな
す。
ログ信号の比較時には、制御回路６がデータ選択信号１
０７，１０８を「０」に、データ選択信号１０９を
「１」にする。これらデータ選択信号１０７〜１０９の
状態をうけて、マルチプレクサ５は、前述した表１のよ
うにデータ１０５に下限アナログ信号１０４を出力す
る。このため、比較器３はアナログ入力信号と下限アナ
ログ信号との比較を開始する。この比較結果は信号１０
６として制御回路６に出力される。これにより、制御回
路６は信号１０６が「０」のときにアナログ入力信号が
許容下限値を越えているとみなし、信号１０６が「１」
のときアナログ入力信号が許容下限値以下であるとみな
す。
【００２５】以上はアナログ入力信号と上限アナログ信
号の比較及びアナログ入力信号と下限アナログ入力信号
の比較処理である。これらの比較結果より、本実施例の
Ａ／Ｄ変換装置１は以下の図３及び図５に示す３種類の
動作状態をもつ。尚、本実施例では上限値を「３ＦＥ」
H 、下限値を「００１」H と設定されているとする。
号の比較及びアナログ入力信号と下限アナログ入力信号
の比較処理である。これらの比較結果より、本実施例の
Ａ／Ｄ変換装置１は以下の図３及び図５に示す３種類の
動作状態をもつ。尚、本実施例では上限値を「３ＦＥ」
H 、下限値を「００１」H と設定されているとする。
【００２６】図３は図１におけるＡ／Ｄ変換装置の第１
の動作状態を説明するためのタイミング図である。図３
に示すように、この第１の動作状態における期間（１）
では、サンプルタイミング信号１１１を「１」としてア
ナログ入力端子ＡＩＮの電位をサンプルする。次に、期
間（２）ではデータ選択信号１０７，１０９が「０」、
データ選択信号１０８が「１」となるため、前述した第
１の処理のように、アナログ信号１０５は上限アナログ
信号１０２の電位と同じになる。この期間（２）でサン
プルしたアナログ入力端子ＡＩＮの電位とアナログ信号
１０５の電位との比較の結果、比較出力信号１０６は
「０」となるため、制御回路６はアナログ入力信号が許
容上限値以下であるとみなす。次に、期間（３）では期
間（２）でアナログ入力信号が許容上限値以下であった
ため、制御回路６はデータ選択信号１０７，１０８を
「０」に、データ選択信号１０９を「１」に設定する。
よって、前述した第２の処理のように、アナログ信号１
０５は下限アナログ信号１０４の電位と同じになる。従
って、期間（１）でサンプルしたアナログ入力端子ＡＩ
Ｎの電位とアナログ信号１０５の電位との比較の結果、
信号１０６は「１」となったため、制御回路６はアナロ
グ入力信号が許容下限値より大きいとみなす。これらの
期間（２）及び期間（３）での比較結果より、アナログ
入力信号は許容範囲内にあるため、逐次比較変換動作を
行なわないで１回の処理を終了する。
の動作状態を説明するためのタイミング図である。図３
に示すように、この第１の動作状態における期間（１）
では、サンプルタイミング信号１１１を「１」としてア
ナログ入力端子ＡＩＮの電位をサンプルする。次に、期
間（２）ではデータ選択信号１０７，１０９が「０」、
データ選択信号１０８が「１」となるため、前述した第
１の処理のように、アナログ信号１０５は上限アナログ
信号１０２の電位と同じになる。この期間（２）でサン
プルしたアナログ入力端子ＡＩＮの電位とアナログ信号
１０５の電位との比較の結果、比較出力信号１０６は
「０」となるため、制御回路６はアナログ入力信号が許
容上限値以下であるとみなす。次に、期間（３）では期
間（２）でアナログ入力信号が許容上限値以下であった
ため、制御回路６はデータ選択信号１０７，１０８を
「０」に、データ選択信号１０９を「１」に設定する。
よって、前述した第２の処理のように、アナログ信号１
０５は下限アナログ信号１０４の電位と同じになる。従
って、期間（１）でサンプルしたアナログ入力端子ＡＩ
Ｎの電位とアナログ信号１０５の電位との比較の結果、
信号１０６は「１」となったため、制御回路６はアナロ
グ入力信号が許容下限値より大きいとみなす。これらの
期間（２）及び期間（３）での比較結果より、アナログ
入力信号は許容範囲内にあるため、逐次比較変換動作を
行なわないで１回の処理を終了する。
【００２７】図４は図１におけるＡ／Ｄ変換装置の第２
の動作状態を説明するためのタイミング図である。図４
に示すように、この第２の動作状態における期間（１）
のアナログ入力端子ＡＩＮの電位のサンプル動作および
期間（２）における上限アナログ信号の電位との比較動
作は、前述した図３と同様である。かかる比較の結果、
信号１０６は「１」たなったため、制御回路６はアナロ
グ入力信号が許容上限値以下であるとみなす。制御回路
６はここで比較動作を終了し、期間（３）より期間（１
２）でアナログ入力信号のＡ／Ｄ変換を行なう。
の動作状態を説明するためのタイミング図である。図４
に示すように、この第２の動作状態における期間（１）
のアナログ入力端子ＡＩＮの電位のサンプル動作および
期間（２）における上限アナログ信号の電位との比較動
作は、前述した図３と同様である。かかる比較の結果、
信号１０６は「１」たなったため、制御回路６はアナロ
グ入力信号が許容上限値以下であるとみなす。制御回路
６はここで比較動作を終了し、期間（３）より期間（１
２）でアナログ入力信号のＡ／Ｄ変換を行なう。
【００２８】図５は図１におけるＡ／Ｄ変換装置の第３
の動作状態を説明するためのタイミング図である。図５
に示すように、第３の動作状態における期間（１）で
は、アナログ入力信号のサンプル動作及び期間（２）に
おける比較動作は、共に図３と同様であり、期間（３）
でも同様にアナログ入力信号と下限アナログ信号との比
較動作を行なう。比較の結果、信号１０６は「０」とな
ったため、制御回路６はアナログ入力信号が許容下限値
以下とみなす。次に、期間（３）でアナログ入力信号が
許容範囲外であったため、以下の期間（４）から期間
（１３）でアナログ入力信号のＡ／Ｄ変換を行なう。
の動作状態を説明するためのタイミング図である。図５
に示すように、第３の動作状態における期間（１）で
は、アナログ入力信号のサンプル動作及び期間（２）に
おける比較動作は、共に図３と同様であり、期間（３）
でも同様にアナログ入力信号と下限アナログ信号との比
較動作を行なう。比較の結果、信号１０６は「０」とな
ったため、制御回路６はアナログ入力信号が許容下限値
以下とみなす。次に、期間（３）でアナログ入力信号が
許容範囲外であったため、以下の期間（４）から期間
（１３）でアナログ入力信号のＡ／Ｄ変換を行なう。
【００２９】以上説明したように、本実施例のＡ／Ｄ変
換装置１はＡ／Ｄ変換装置内部でアナログ入力信号が許
容範囲内であるか否かの判断が可能である。このため、
Ａ／Ｄ変換装置１をマイコン制御システムで用いる場合
に、従来のマイコン側で行なっていた許容範囲判別を省
略することができる。
換装置１はＡ／Ｄ変換装置内部でアナログ入力信号が許
容範囲内であるか否かの判断が可能である。このため、
Ａ／Ｄ変換装置１をマイコン制御システムで用いる場合
に、従来のマイコン側で行なっていた許容範囲判別を省
略することができる。
【００３０】図６は本発明の第２の実施例を示すＡ／Ｄ
変換装置のブロック図である。図６に示すように、本実
施例のＡ／Ｄ変換装置１は１０ビットＡ／Ｄ変換装置で
ありサンプルホールド回路２と、上限アナログ信号選択
信号入力端子Ｓ１および下限アナログ信号選択信号入力
端子Ｓ２が接続された１０ビットＤ／Ａ変換器４と、比
較器３およびマルチプレクサ５と、Ａ／Ｄ変換結果格納
レジスタ７と、データバス８と、これらを制御する制御
回路６とから構成される。ここで、本実施例が前述した
第１の実施例と比較してＤ／Ａ変換器４が異なる他は同
様である。
変換装置のブロック図である。図６に示すように、本実
施例のＡ／Ｄ変換装置１は１０ビットＡ／Ｄ変換装置で
ありサンプルホールド回路２と、上限アナログ信号選択
信号入力端子Ｓ１および下限アナログ信号選択信号入力
端子Ｓ２が接続された１０ビットＤ／Ａ変換器４と、比
較器３およびマルチプレクサ５と、Ａ／Ｄ変換結果格納
レジスタ７と、データバス８と、これらを制御する制御
回路６とから構成される。ここで、本実施例が前述した
第１の実施例と比較してＤ／Ａ変換器４が異なる他は同
様である。
【００３１】図７は図６に示すＤ／Ａ変換器の構成図で
ある。図７に示すように、このＤ／Ａ変換器４はスイッ
チ１１，１２を設けており、１０ビットデジタルデータ
１１２をデコーダ９によりデコードし選択信号１１３を
マルチプレクサ１０へ出力する。このマルチプレクサ１
０は選択信号１１３を入力し、変換基準電位ＶREF を基
準にして１０２４個の抵抗Ｒにより電圧分圧されたアナ
ログ信号００００〜１０２３から１つを選択し、アナロ
グ信号１０３を出力する。また、本実施例は一例として
上限値を「３ＦＥ」H と「３ＦＤ」H のどちらかを選択
できる。一方スイッチ１１は、Ａ／Ｄ変換装置１の外部
端子Ｓ１から入力されさた選択信号により、２つの上限
値に相当する電位をもつアナログ信号１０２２，１０２
１のどちらかを選択し、上限アナログ信号１０２を出力
する。更に、下限値も上限値と同様に一例として「００
１」H と「００２」H のどちらかを選択できる。それ
故、スイッチ１２はＡ／Ｄ変換装置１の外部端子Ｓ２か
ら入力された選択信号により、２つの下限値に相当する
電位をもつアナログ信号０００１，０００２のどちらか
を選択し、下限アナログ信号１０４を出力する。
ある。図７に示すように、このＤ／Ａ変換器４はスイッ
チ１１，１２を設けており、１０ビットデジタルデータ
１１２をデコーダ９によりデコードし選択信号１１３を
マルチプレクサ１０へ出力する。このマルチプレクサ１
０は選択信号１１３を入力し、変換基準電位ＶREF を基
準にして１０２４個の抵抗Ｒにより電圧分圧されたアナ
ログ信号００００〜１０２３から１つを選択し、アナロ
グ信号１０３を出力する。また、本実施例は一例として
上限値を「３ＦＥ」H と「３ＦＤ」H のどちらかを選択
できる。一方スイッチ１１は、Ａ／Ｄ変換装置１の外部
端子Ｓ１から入力されさた選択信号により、２つの上限
値に相当する電位をもつアナログ信号１０２２，１０２
１のどちらかを選択し、上限アナログ信号１０２を出力
する。更に、下限値も上限値と同様に一例として「００
１」H と「００２」H のどちらかを選択できる。それ
故、スイッチ１２はＡ／Ｄ変換装置１の外部端子Ｓ２か
ら入力された選択信号により、２つの下限値に相当する
電位をもつアナログ信号０００１，０００２のどちらか
を選択し、下限アナログ信号１０４を出力する。
【００３２】ここで、選択信号Ｓ１，Ｓ２と選択される
アナログ信号との関係を表２に示す。
アナログ信号との関係を表２に示す。
【００３３】
【表２】
【００３４】要するに、本実施例と第１の実施例とを比
較すると、第１実施例のＡ／Ｄ変換装置は上限アナログ
信号および下限アナログ信号が固定されているのに対
し、本実施例はこれをＡ／Ｄ変換装置外部より任意に選
択できる構成としている点が異なっている。従って、本
実施例では許容範囲を容易に変更することができる。
較すると、第１実施例のＡ／Ｄ変換装置は上限アナログ
信号および下限アナログ信号が固定されているのに対
し、本実施例はこれをＡ／Ｄ変換装置外部より任意に選
択できる構成としている点が異なっている。従って、本
実施例では許容範囲を容易に変更することができる。
【００３５】図８は本発明の第３の実施例を示すＡ／Ｄ
変換装置のブロック図である。図８に示すように、本実
施例のＡ／Ｄ変換装置１も１０ビットのＡ／Ｄ変換装置
であり、前述した第１，第２の実施例と同様、サンプル
ホールド回路２と、１０ビットＤ／Ａ変換器４と、比較
器３と、マルチプレクサ５と、Ａ／Ｄ変換結果格納レジ
スタ７および制御回路６とを有する。本実施例はこれら
の他に、アナログ入力端子ＡＩＮ０〜ＡＩＮ３に接続さ
れるアナログ入力端子選択マルチプレクサ１５と、上限
値選択マルチプレクサ１３および下限値選択マルチプレ
クサ１４とを有する。変換基準電位入力端子ＶREF ，グ
ランド電位入力端子ＧＮＤおよび変換終了信号出力端子
ＥＯＣは前述した第１，第２の実施例と同様である。本
実施例におけるサンプルホールド回路２，比較器３，マ
ルチプレクサ５およびＡ／Ｄ変換結果格納レジスタ７
は、前述した第１，第２の実施例と同様であるが、Ｄ／
Ａ変換器４および制御回路６は若干異っている。
変換装置のブロック図である。図８に示すように、本実
施例のＡ／Ｄ変換装置１も１０ビットのＡ／Ｄ変換装置
であり、前述した第１，第２の実施例と同様、サンプル
ホールド回路２と、１０ビットＤ／Ａ変換器４と、比較
器３と、マルチプレクサ５と、Ａ／Ｄ変換結果格納レジ
スタ７および制御回路６とを有する。本実施例はこれら
の他に、アナログ入力端子ＡＩＮ０〜ＡＩＮ３に接続さ
れるアナログ入力端子選択マルチプレクサ１５と、上限
値選択マルチプレクサ１３および下限値選択マルチプレ
クサ１４とを有する。変換基準電位入力端子ＶREF ，グ
ランド電位入力端子ＧＮＤおよび変換終了信号出力端子
ＥＯＣは前述した第１，第２の実施例と同様である。本
実施例におけるサンプルホールド回路２，比較器３，マ
ルチプレクサ５およびＡ／Ｄ変換結果格納レジスタ７
は、前述した第１，第２の実施例と同様であるが、Ｄ／
Ａ変換器４および制御回路６は若干異っている。
【００３６】図９は図８に示すＤ／Ａ変換器の構成図で
ある。図９に示すように、かかるＤ／Ａ変換器４は、デ
ータバス８を介して送られてくる１０ビットデジタルデ
ータ１１２をデコードし選択信号１１３を出力するデコ
ータ９と、このデコーダ９より選択信号１１３を入力し
且つ変換基準電位ＶREF を基準にして１０２４個の抵抗
Ｒにより電圧分割されたアナログ信号００００〜１０２
３のうちの１つを選択してアナログ信号１０３を出力す
るマルチプレクサ４とを有する。尚、本実施例では、一
例として「３ＦＥ」H と「３ＦＤ」H と「３ＦＣ」H と
「３ＦＢ」H と「００１」H と「００２」H と「００
３」H と「００４」H に相当する８本のアナログ信号１
０２２，１０２１，１０２０，１０１９，０００１，０
００２，０００３，０００４をマルチプレクサ１３，１
４へ出力する。
ある。図９に示すように、かかるＤ／Ａ変換器４は、デ
ータバス８を介して送られてくる１０ビットデジタルデ
ータ１１２をデコードし選択信号１１３を出力するデコ
ータ９と、このデコーダ９より選択信号１１３を入力し
且つ変換基準電位ＶREF を基準にして１０２４個の抵抗
Ｒにより電圧分割されたアナログ信号００００〜１０２
３のうちの１つを選択してアナログ信号１０３を出力す
るマルチプレクサ４とを有する。尚、本実施例では、一
例として「３ＦＥ」H と「３ＦＤ」H と「３ＦＣ」H と
「３ＦＢ」H と「００１」H と「００２」H と「００
３」H と「００４」H に相当する８本のアナログ信号１
０２２，１０２１，１０２０，１０１９，０００１，０
００２，０００３，０００４をマルチプレクサ１３，１
４へ出力する。
【００３７】図１０は図８におけるＡ／Ｄ変換装置の動
作タイミング図である。図１０に示すように、Ａ／Ｄ変
換装置１における制御回路６はＡ／Ｄ変換動作１回毎に
アナログ入力端子選択信号１２０，１２１をマルチプレ
クサ１５に出力して入力動作を制御する。これにより、
マルチプレクサ１５はアナログ入力端子ＡＩＮ０〜ＡＩ
Ｎ３を順次選択し、その端子電位をサンプルホールド回
路２に伝送する。
作タイミング図である。図１０に示すように、Ａ／Ｄ変
換装置１における制御回路６はＡ／Ｄ変換動作１回毎に
アナログ入力端子選択信号１２０，１２１をマルチプレ
クサ１５に出力して入力動作を制御する。これにより、
マルチプレクサ１５はアナログ入力端子ＡＩＮ０〜ＡＩ
Ｎ３を順次選択し、その端子電位をサンプルホールド回
路２に伝送する。
【００３８】一方、マルチプレクサ１３はアナログ入力
端子選択信号１２０，１２１によりＤ／Ａ変換器４のア
ナログ出力信号１０２２，１０２１，１０２０，１０１
９のいずれかを選択し、上限アナログ信号１０２を出力
する。同様に、マルチプレクサ１４はアナログ入力端子
選択信号１２０，１２１によりＤ／Ａ変換器４のアナロ
グ出力信号０００１，０００２，０００３，０００４の
いずれかを選択し、下限アナログ信号１０４を出力す
る。これらアナログ入力端子選択信号１２０，１２１と
選択されるアナログ信号との関係を表３に示す。
端子選択信号１２０，１２１によりＤ／Ａ変換器４のア
ナログ出力信号１０２２，１０２１，１０２０，１０１
９のいずれかを選択し、上限アナログ信号１０２を出力
する。同様に、マルチプレクサ１４はアナログ入力端子
選択信号１２０，１２１によりＤ／Ａ変換器４のアナロ
グ出力信号０００１，０００２，０００３，０００４の
いずれかを選択し、下限アナログ信号１０４を出力す
る。これらアナログ入力端子選択信号１２０，１２１と
選択されるアナログ信号との関係を表３に示す。
【００３９】
【表３】
【００４０】ここで、本実施例と前述した第１，第２の
実施例との相違する点を述べる。前述した第１の実施例
及び第２の実施例におけるＡ／Ｄ変換装置が１入力チャ
ンネル型だったのに対し、本実施例は多入力チャンネル
型Ａ／Ｄ変換装置に適用している。すなわち、本実施例
ではＤ／Ａ変換器４の抵抗ラダー回路の固定接点からア
ナログ電位を導出し、アナログ入力端子ＡＩＮ０〜ＡＩ
Ｎ３に各々上限アナログ信号，下限アナログ信号として
用意しているため、各アナログ入力端子に対して別々の
許容範囲を設定することができるという利点がある。
実施例との相違する点を述べる。前述した第１の実施例
及び第２の実施例におけるＡ／Ｄ変換装置が１入力チャ
ンネル型だったのに対し、本実施例は多入力チャンネル
型Ａ／Ｄ変換装置に適用している。すなわち、本実施例
ではＤ／Ａ変換器４の抵抗ラダー回路の固定接点からア
ナログ電位を導出し、アナログ入力端子ＡＩＮ０〜ＡＩ
Ｎ３に各々上限アナログ信号，下限アナログ信号として
用意しているため、各アナログ入力端子に対して別々の
許容範囲を設定することができるという利点がある。
【００４１】
【発明の効果】以上説明したように、本発明のＡ／Ｄ変
換装置は内部でアナログ入力信号が許容範囲内か否かを
判別し、許容範囲内であれば、そのアナログ入力信号に
対するＡ／Ｄ変換を行なわないという機能をもっている
ので、マイコン制御システムで使用した場合、毎回マイ
コン側で変換値の読出し及び許容値との比較を行なう必
要がない。このため、本発明はマイコンの処理に対する
負荷を低減するとができ、マイコンの処理能力の向上を
図れるという効果がある。また、本発明は許容範囲内で
あれはＡ／Ｄ変換を省き、別のアナログ入力信号に対す
る処理に移行するため、毎回Ａ／Ｄ変換を行なっていた
場合よりも高速に許容範囲外のアナログ入力信号を検出
でき、それに対する帰還制御を行なうことが可能である
という効果がある。このように、本発明ののＡ／Ｄ変換
装置を用いることにより、マイコン制御システムにおけ
る制御能力を大幅に向上させることができる。
換装置は内部でアナログ入力信号が許容範囲内か否かを
判別し、許容範囲内であれば、そのアナログ入力信号に
対するＡ／Ｄ変換を行なわないという機能をもっている
ので、マイコン制御システムで使用した場合、毎回マイ
コン側で変換値の読出し及び許容値との比較を行なう必
要がない。このため、本発明はマイコンの処理に対する
負荷を低減するとができ、マイコンの処理能力の向上を
図れるという効果がある。また、本発明は許容範囲内で
あれはＡ／Ｄ変換を省き、別のアナログ入力信号に対す
る処理に移行するため、毎回Ａ／Ｄ変換を行なっていた
場合よりも高速に許容範囲外のアナログ入力信号を検出
でき、それに対する帰還制御を行なうことが可能である
という効果がある。このように、本発明ののＡ／Ｄ変換
装置を用いることにより、マイコン制御システムにおけ
る制御能力を大幅に向上させることができる。
【図１】本発明の第１の実施例を示すＡ／Ｄ変換装置の
ブロック図である。
ブロック図である。
【図２】図１に示すＤ／Ａ変換器の構成図である。
【図３】図１におけるＡ／Ｄ変換装置の第１の動作状態
を説明するためのタイミング図である。
を説明するためのタイミング図である。
【図４】図１におけるＡ／Ｄ変換装置の第２の動作状態
を説明するためのタイミング図である。
を説明するためのタイミング図である。
【図５】図１におけるＡ／Ｄ変換装置の第３の動作状態
を説明するためのタイミング図である。
を説明するためのタイミング図である。
【図６】本発明の第２の実施例を示すＡ／Ｄ変換装置の
ブロック図である。
ブロック図である。
【図７】図６に示うＤ／Ａ変換器の構成図である。
【図８】本発明の第３の実施例を示すＡ／Ｄ変換装置の
ブロック図である。
ブロック図である。
【図９】図８に示すＤ／Ａ変換器の構成図である。
【図１０】図８におけるＡ／Ｄ変換装置の動作タイミン
グ図である。
グ図である。
【図１１】従来の一例を示すＡ／Ｄ変換装置のブロック
図である。
図である。
【図１２】図１１におけるＡ／Ｄ変換装置の動作タイミ
ング図である。
ング図である。
【図１３】図１１に示すＡ／Ｄ変換装置を含むマイコン
の処理プログラムのフロー図である。
の処理プログラムのフロー図である。
１ Ａ／Ｄ変換装置 ２ サンプルホールド回路 ３ 比較器 ４ Ｄ／Ａ変換器 ５，１０，１３，１４ マルチプレクサ ６ 制御回路 ７ Ａ／Ｄ変換結果格納レジスタ ８ データバス ９ デコーダ １１，１２ スイッチ ＥＯＣ 変換終了信号 ＡＩＮ アナログ入力端子 Ｓ１，Ｓ２ 選択信号
Claims (2)
- 【請求項１】 外部から入力されるアナログデータを一
時蓄えるサンプルホールド回路と、内部に構成される抵
抗ラダー回路のひとつの接点をＮビットのデジタル入力
によりデコーダ回路を通して選択出力することにより得
られるＤ／Ａ変換結果アナログ出力端子と前記抵抗ラダ
ー回路の定まったアナログデータを導出する複数のアナ
ログ出力端子を備えたＤ／Ａ変換器と、前記Ｄ／Ａ変換
器の複数のアナログ出力端子から入力されるアナログデ
ータのうちの一つを出力するマルチプレクサ回路と、前
記サンプルホールド回路に蓄えられたデータおよび前記
マルチプレクサ回路の出力を比較する比較器と、前記比
較器の出力によりビットのデータを格納する変換結果格
納レジスタと、前記サンプルホールド回路にデータを蓄
える制御および該データと前記マルチプレクサ回路の出
力を逐次比較し且つ比較結果を１ビット毎にＮビットま
で前記変換結果格納レジスタにデータを格納する制御を
行なう制御回路とを有し、前記制御回路により前記マル
チプレクサ回路のアナログ出力として前記Ｄ／Ａ変換器
の定まったアナログデータを導出したアナログ出力端子
を選択し、前記サンプルホールド回路の出力および前記
Ｄ／Ａ変換器の出力データの比較結果があらかじめ定め
た条件を満足する場合には前記制御回路の逐次比較制御
を停止して逐次比較制御が停止したことを示す信号を精
製し、逆に前記比較結果が前記条件を満足しない場合あ
るいは前記Ｄ／Ａ変換器のＤ／Ａ変換結果アナログ出力
端子を選択した場合には前記制御回路の逐次比較制御を
開始することを特徴とするＡ／Ｄ変換装置。 - 【請求項２】 前記マルチプレクサは、複数個用いた請
求項１記載のＡ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30343592A JPH06152421A (ja) | 1992-11-13 | 1992-11-13 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30343592A JPH06152421A (ja) | 1992-11-13 | 1992-11-13 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06152421A true JPH06152421A (ja) | 1994-05-31 |
Family
ID=17920974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30343592A Pending JPH06152421A (ja) | 1992-11-13 | 1992-11-13 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06152421A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010268139A (ja) * | 2009-05-13 | 2010-11-25 | Renesas Electronics Corp | Ａ／ｄ変換装置 |
| JP2021093726A (ja) * | 2019-12-06 | 2021-06-17 | アナログ・ディヴァイシス・インターナショナル・アンリミテッド・カンパニー | デュアルモードデータ変換器 |
-
1992
- 1992-11-13 JP JP30343592A patent/JPH06152421A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010268139A (ja) * | 2009-05-13 | 2010-11-25 | Renesas Electronics Corp | Ａ／ｄ変換装置 |
| JP2021093726A (ja) * | 2019-12-06 | 2021-06-17 | アナログ・ディヴァイシス・インターナショナル・アンリミテッド・カンパニー | デュアルモードデータ変換器 |
| JP2023058535A (ja) * | 2019-12-06 | 2023-04-25 | アナログ・ディヴァイシス・インターナショナル・アンリミテッド・カンパニー | デュアルモードデータ変換器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990309 |