JPS62132428A - アナログデイジタル変換器 - Google Patents
アナログデイジタル変換器Info
- Publication number
- JPS62132428A JPS62132428A JP27304685A JP27304685A JPS62132428A JP S62132428 A JPS62132428 A JP S62132428A JP 27304685 A JP27304685 A JP 27304685A JP 27304685 A JP27304685 A JP 27304685A JP S62132428 A JPS62132428 A JP S62132428A
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- Japan
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- digital code
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- digital
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Links
- 238000013139 quantization Methods 0.000 claims description 2
- 239000011159 matrix material Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、アナログディジタル変換器（以後、Ａ／Ｄ変
換器と略称する）に関し、特にフラッシュ型Ａ／Ｄ変換
器に関する。
換器と略称する）に関し、特にフラッシュ型Ａ／Ｄ変換
器に関する。
従来の技術
従来、ｎピッ）（ｎは整数）のＡ／Ｄ変換器は、一般に
、２″′−１個のコンパレータと、その各々のコンパレ
ータの出力を、希望する任意のディジタル符号系列に変
換するエンコーダマトリクスと、ディジクル出力を一時
保持するラッチ回路とを（＋ｉｒｒえている。かかる構
成により、２”ｉ個のコンパレータの出力により、アナ
ログ値を２ｎ個に量子化することができ、そのコンパレ
ータ群の出力を受けるエンコーダマトリックスが、所与
のコードのｎビットの２進符号に変換し出力する。
、２″′−１個のコンパレータと、その各々のコンパレ
ータの出力を、希望する任意のディジタル符号系列に変
換するエンコーダマトリクスと、ディジクル出力を一時
保持するラッチ回路とを（＋ｉｒｒえている。かかる構
成により、２”ｉ個のコンパレータの出力により、アナ
ログ値を２ｎ個に量子化することができ、そのコンパレ
ータ群の出力を受けるエンコーダマトリックスが、所与
のコードのｎビットの２進符号に変換し出力する。
発明が解決しようとする問題点
上述した従来のＡ／Ｄ変換器は、エンコーダマトリクス
回路の構成を一度決めてしまうと、そのＡ／Ｄ変換器の
ディジタル出力の符号系列すなわちコード型式は、唯一
種に限定されてしまう。すなわち、エンコーダマトリク
ス回路と、出力符号系列の種類とは１対１の対応をして
いる。それ故、ストレートバイナリ−符号を出力するＡ
／Ｄ変換器からは、内部のエンコーダマトリクス回路を
変更しない限りダレイコード出力もエフセススリーコー
ド出力も不可能であった。
回路の構成を一度決めてしまうと、そのＡ／Ｄ変換器の
ディジタル出力の符号系列すなわちコード型式は、唯一
種に限定されてしまう。すなわち、エンコーダマトリク
ス回路と、出力符号系列の種類とは１対１の対応をして
いる。それ故、ストレートバイナリ−符号を出力するＡ
／Ｄ変換器からは、内部のエンコーダマトリクス回路を
変更しない限りダレイコード出力もエフセススリーコー
ド出力も不可能であった。
このように、従来のＡ／Ｄ変換器は、内部回路の変更無
しには、ディジタル出力符号系列の種類を変更できない
という欠点が有った。
しには、ディジタル出力符号系列の種類を変更できない
という欠点が有った。
そこで、本発明は、内部回路の変更なしに所望の符号形
式でディジタル符号を出力することができるＡ／Ｄ変換
器を提供せんとするものである。
式でディジタル符号を出力することができるＡ／Ｄ変換
器を提供せんとするものである。
問題点を解決するための手段
すなわち、本発明によるならば、アナログ信号を量子化
するための基準電圧発生回路と、前記ハ準電圧発生回路
の１つの基準電圧に一方の入力が接続され、アナログ信
号入力端子に他方の入力が共通接続された複数のコンパ
レータを含むコンパレータ群と、該コンパレータ群の出
力を受けて該コンパレータ群の出力信号で決定される量
子化レベルに１対１に対応する第１のディジタル符号を
発生するエンコーダと、前記エンコーダからの第１のデ
ィジタル符号をアドレスとして受けて第１のディジタル
符号によって指定されたアドレスに存在する記憶情報を
第２のディジタル符号として出力する書き込み可能読み
取り専用メモリとを具備していることを特徴としたＡ／
Ｄ変換器が提供される。
するための基準電圧発生回路と、前記ハ準電圧発生回路
の１つの基準電圧に一方の入力が接続され、アナログ信
号入力端子に他方の入力が共通接続された複数のコンパ
レータを含むコンパレータ群と、該コンパレータ群の出
力を受けて該コンパレータ群の出力信号で決定される量
子化レベルに１対１に対応する第１のディジタル符号を
発生するエンコーダと、前記エンコーダからの第１のデ
ィジタル符号をアドレスとして受けて第１のディジタル
符号によって指定されたアドレスに存在する記憶情報を
第２のディジタル符号として出力する書き込み可能読み
取り専用メモリとを具備していることを特徴としたＡ／
Ｄ変換器が提供される。
九月
上記したＡ／Ｄ変換器において、エンコーダが出力する
第１のディジタル符号は、その形式を変更することはで
きないが、その第１のディジタル符号から変換される第
２のディジタル符号は、書き込み可能読み取り専用メモ
リの各アドレスに記憶するディジタル符号を書替えるこ
とにより簡単に変更することができる。従って、その書
き込み可能読み取り専用メモリの各アト、レスの内容を
変更するだけで、すなわち、内部回路の変更なしに所望
の符号形式でディジタル符号を出力することができる。
第１のディジタル符号は、その形式を変更することはで
きないが、その第１のディジタル符号から変換される第
２のディジタル符号は、書き込み可能読み取り専用メモ
リの各アドレスに記憶するディジタル符号を書替えるこ
とにより簡単に変更することができる。従って、その書
き込み可能読み取り専用メモリの各アト、レスの内容を
変更するだけで、すなわち、内部回路の変更なしに所望
の符号形式でディジタル符号を出力することができる。
実施例
以下、添付図面を参照して本発明によるＡ／Ｄ変換器の
実施例を説明する。
実施例を説明する。
第１図は、本発明を実施した３ビツトのＡ／Ｄ変換器の
ブロック図である。図示のＡ／Ｄ変換器は、入力信号を
８通りに量子化するための基準電圧発生回路ｌを有して
おり、その基準電圧発生回路ｌは、基準電源ＶＴＲとＶ
ＢＲとの間に８つの等しい抵抗値を有する抵抗Ｒ１〜Ｒ
８が直列に接続されて構成されている。それら抵抗の間
の７つのタップは、コンパレーク群２の７つのコンパレ
ータ２△から２Ｇの一方の入力に接続されている。そし
て、コンパレータ２Δから２Ｇの他方の入力は、アナロ
グ信号入力３に共通接続されている。
ブロック図である。図示のＡ／Ｄ変換器は、入力信号を
８通りに量子化するための基準電圧発生回路ｌを有して
おり、その基準電圧発生回路ｌは、基準電源ＶＴＲとＶ
ＢＲとの間に８つの等しい抵抗値を有する抵抗Ｒ１〜Ｒ
８が直列に接続されて構成されている。それら抵抗の間
の７つのタップは、コンパレーク群２の７つのコンパレ
ータ２△から２Ｇの一方の入力に接続されている。そし
て、コンパレータ２Δから２Ｇの他方の入力は、アナロ
グ信号入力３に共通接続されている。
コンパレータ２Ａから２Ｇは、例えば、アナログ信号が
基準電圧より高いときに、非反転信号を出力し、アナロ
グ信号が基準電圧より低いとき、反転信号を出力する。
基準電圧より高いときに、非反転信号を出力し、アナロ
グ信号が基準電圧より低いとき、反転信号を出力する。
それらコンパレータの各出力は、ラッチ回路群４の対応
するラッチ回路４Ａから４Ｇに接続され、そのラッチ回
路群４の出力は、アドレスエンコーダ５に接続されてい
る。そのアドレスエンコーダ５は、反転信号を出力して
いるコンパレータの中で最も高い基準電圧を有するもの
を検出し、その基準電圧によって唯一つ決定されるディ
ジタル符号を発生する。
するラッチ回路４Ａから４Ｇに接続され、そのラッチ回
路群４の出力は、アドレスエンコーダ５に接続されてい
る。そのアドレスエンコーダ５は、反転信号を出力して
いるコンパレータの中で最も高い基準電圧を有するもの
を検出し、その基準電圧によって唯一つ決定されるディ
ジタル符号を発生する。
ここでは簡単化するため、次の第１表のように量子化方
法を定め、Ｖｏから■、に対応するディジタルコードを
Ｃ８からＣ７と定めることにする。
法を定め、Ｖｏから■、に対応するディジタルコードを
Ｃ８からＣ７と定めることにする。
第１表
第１表（続き）
かくして、コンパレータの出力は、一旦、ラッチ回路４
によって一時保持され、Ａ／Ｄ変換器のサンプリングク
ロックごとにアドレスエンコーダ５によりディジタル符
号に変換されて、書き込み可能読み取り専用メモリ（以
下、ＥＰＲＯＭと略す）６に入力される。そのＥＰＲＯ
Ｍ６は、その入力ディジタル符号をアドレスとして、該
当アドレスに格納されているデータをディジタル符号と
して出力する。なお、ＥＰＲＯＭはＥＥＰＲＯＭが好ま
しい。
によって一時保持され、Ａ／Ｄ変換器のサンプリングク
ロックごとにアドレスエンコーダ５によりディジタル符
号に変換されて、書き込み可能読み取り専用メモリ（以
下、ＥＰＲＯＭと略す）６に入力される。そのＥＰＲＯ
Ｍ６は、その入力ディジタル符号をアドレスとして、該
当アドレスに格納されているデータをディジタル符号と
して出力する。なお、ＥＰＲＯＭはＥＥＰＲＯＭが好ま
しい。
すなわち、Ｃｏ ” Ｃ７は、ＥＰＲＯＭ６のアドレス
を表わし、量子化されるアナログ入力信号の振幅によっ
て唯一のＥＰＲＯＭ６のアドレスが選択される。
を表わし、量子化されるアナログ入力信号の振幅によっ
て唯一のＥＰＲＯＭ６のアドレスが選択される。
今、出力される符号としてグレイ符号を希望するなら、
予め第２表に示すように、アナログ入力信号振幅に対応
するアドレスのメモリ領域にグレイコードのディジタル
符号を書き込んでおけば良い。
予め第２表に示すように、アナログ入力信号振幅に対応
するアドレスのメモリ領域にグレイコードのディジタル
符号を書き込んでおけば良い。
第２表
また、次の第３表に示す内容をＥＰＲＯＭ６に書き込ん
でおけば、エフセススリーコードが出力される。
でおけば、エフセススリーコードが出力される。
第３表
なお、ストレートバイナリ−コードで出力したい場合は
、アドレスと内容を一致させておけばよい。
、アドレスと内容を一致させておけばよい。
発明の詳細
な説明したように、本発明によるＡ／Ｄ変換器は、量子
化されるアナログ信号の振幅に対応した第１のディジク
ル符号を発生ずる一方、ＥＰＲＯＭのメモリーアドレス
と前記第１のディジタル符号とを１対１に対応させ、そ
のＥＰＲＯＭには任意の種類の符号系列によるディジタ
ルコードを予め書き込んでおくことにより、あたかも辞
書を引き当てるかのごとくに、入力信号振幅に対応した
アドレスのＥＰＲＯＭの内容をディジクル出力として取
り出すことができる。従って、Ａ／Ｄ変換器の内部回路
を一切変更せず、ＥＰＲＯＭの書き替えのみで、任意の
符号系のディジタル出力を得ることができる。
化されるアナログ信号の振幅に対応した第１のディジク
ル符号を発生ずる一方、ＥＰＲＯＭのメモリーアドレス
と前記第１のディジタル符号とを１対１に対応させ、そ
のＥＰＲＯＭには任意の種類の符号系列によるディジタ
ルコードを予め書き込んでおくことにより、あたかも辞
書を引き当てるかのごとくに、入力信号振幅に対応した
アドレスのＥＰＲＯＭの内容をディジクル出力として取
り出すことができる。従って、Ａ／Ｄ変換器の内部回路
を一切変更せず、ＥＰＲＯＭの書き替えのみで、任意の
符号系のディジタル出力を得ることができる。
第１図は、本発明を実施したＡ／Ｄ変換器のブロック図
である。 〔主な参照番号〕 １・・基糸電圧発生回路 ２・・コンパレーク群 ３・・アナログ信号入力 ４・・ラッチ回路群 ５・・アドレスエンコーダ ６・・Ｅ Ｐ ＲＯＭ ７・・ディジタル符号出力端子
である。 〔主な参照番号〕 １・・基糸電圧発生回路 ２・・コンパレーク群 ３・・アナログ信号入力 ４・・ラッチ回路群 ５・・アドレスエンコーダ ６・・Ｅ Ｐ ＲＯＭ ７・・ディジタル符号出力端子
Claims (1)
- アナログ信号を量子化するための基準電圧発生回路と、
前記基準電圧発生回路の１つの基準電圧に一方の入力が
接続され、アナログ信号入力端子に他方の入力が共通接
続された複数のコンパレータを含むコンパレータ群と、
該コンパレータ群の出力を受けて該コンパレータ群の出
力信号で決定される量子化レベルに１対１に対応する第
１のディジタル符号を発生するエンコーダと、前記エン
コーダからの第１のディジタル符号をアドレスとして受
けて第１のディジタル符号によって指定されたアドレス
に存在する記憶情報を第２のディジタル符号として出力
する書き込み可能読み取り専用メモリとを具備している
ことを特徴としたアナログディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27304685A JPS62132428A (ja) | 1985-12-04 | 1985-12-04 | アナログデイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27304685A JPS62132428A (ja) | 1985-12-04 | 1985-12-04 | アナログデイジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62132428A true JPS62132428A (ja) | 1987-06-15 |
Family
ID=17522409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27304685A Pending JPS62132428A (ja) | 1985-12-04 | 1985-12-04 | アナログデイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62132428A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0284818A (ja) * | 1988-09-20 | 1990-03-26 | Nec Corp | Ａ／ｄ変換回路 |
-
1985
- 1985-12-04 JP JP27304685A patent/JPS62132428A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0284818A (ja) * | 1988-09-20 | 1990-03-26 | Nec Corp | Ａ／ｄ変換回路 |
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