JPH04362761A - バス構成方式 - Google Patents
バス構成方式Info
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- JPH04362761A JPH04362761A JP13807591A JP13807591A JPH04362761A JP H04362761 A JPH04362761 A JP H04362761A JP 13807591 A JP13807591 A JP 13807591A JP 13807591 A JP13807591 A JP 13807591A JP H04362761 A JPH04362761 A JP H04362761A
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- common
- common bus
- system bus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、複数の装置を共通バス
により接続する情報処理システムにおけるバス構成方式
に関する。
により接続する情報処理システムにおけるバス構成方式
に関する。
【０００２】
【従来の技術】図４は従来ある情報処理システムの一例
を示す図であり、図５は図４における情報転送過程の一
例を示す図である。
を示す図であり、図５は図４における情報転送過程の一
例を示す図である。
【０００３】図４において、情報処理システムを構成す
るプロセッサ（ＣＰＵ）１および複数の入出力装置（Ｉ
Ｏ）２、３および４が、システムバス５により相互に接
続されており、システムバスハンドラ（ＳＢＨ）６がシ
ステムバス５の使用権を管理している。
るプロセッサ（ＣＰＵ）１および複数の入出力装置（Ｉ
Ｏ）２、３および４が、システムバス５により相互に接
続されており、システムバスハンドラ（ＳＢＨ）６がシ
ステムバス５の使用権を管理している。
【０００４】例えばプロセッサ（ＣＰＵ）１が入出力装
置（ＩＯ）４に対してコマンドｅを転送する場合に、先
ずシステムバス５の使用権を獲得する為に、システムバ
ス５に対してバス要求信号ａを送出する。
置（ＩＯ）４に対してコマンドｅを転送する場合に、先
ずシステムバス５の使用権を獲得する為に、システムバ
ス５に対してバス要求信号ａを送出する。
【０００５】システムバスハンドラ（ＳＢＨ）６は、シ
ステムバス５に送出されたバス要求信号ａを受信し、要
求信号受付ｂの状態となると、システムバス５の使用状
態を分析し、使用可能状態にあれば、システムバス５の
使用権を付与したことを示すバス要求許可信号ｃを、シ
ステムバス５を経由してバス要求信号ａの送出元である
プロセッサ（ＣＰＵ）１に返送する。
ステムバス５に送出されたバス要求信号ａを受信し、要
求信号受付ｂの状態となると、システムバス５の使用状
態を分析し、使用可能状態にあれば、システムバス５の
使用権を付与したことを示すバス要求許可信号ｃを、シ
ステムバス５を経由してバス要求信号ａの送出元である
プロセッサ（ＣＰＵ）１に返送する。
【０００６】プロセッサ（ＣＰＵ）１は、システムバス
５に送出されたバス要求許可信号ｃを受信し、許可信号
受付ｄの状態となると、入出力装置（ＩＯ）４宛のコマ
ンドｅをシステムバス５に送出する。
５に送出されたバス要求許可信号ｃを受信し、許可信号
受付ｄの状態となると、入出力装置（ＩＯ）４宛のコマ
ンドｅをシステムバス５に送出する。
【０００７】入出力装置（ＩＯ）４は、システムバス５
に送出されたコマンドｅの宛先を分析し、自入出力装置
（ＩＯ）４宛のコマンドｅと識別すると、コマンドｅを
受信してコマンド受付処理ｆの状態となり、コマンドｅ
の受信を確認する応答信号ｇを、システムバス５を経由
してコマンドｅの送信元のプロセッサ（ＣＰＵ）１に返
送する。
に送出されたコマンドｅの宛先を分析し、自入出力装置
（ＩＯ）４宛のコマンドｅと識別すると、コマンドｅを
受信してコマンド受付処理ｆの状態となり、コマンドｅ
の受信を確認する応答信号ｇを、システムバス５を経由
してコマンドｅの送信元のプロセッサ（ＣＰＵ）１に返
送する。
【０００８】プロセッサ（ＣＰＵ）１は、システムバス
５に送出された応答信号ｇを受信すると、コマンドｅが
宛先の入出力装置（ＩＯ）４に正常に受信されたことを
確認し、正常性確認ｈの状態となる。
５に送出された応答信号ｇを受信すると、コマンドｅが
宛先の入出力装置（ＩＯ）４に正常に受信されたことを
確認し、正常性確認ｈの状態となる。
【０００９】一方システムバスハンドラ（ＳＢＨ）６も
、システムバス５に応答信号ｇが送出されたことを検出
すると、プロセッサ（ＣＰＵ）１がシステムバス５を正
常に使用し終えたことを確認して正常性確認ｉの状態と
なり、プロセッサ（ＣＰＵ）１に付与した使用権を再び
取戻し、次のバス使用要求に備える。
、システムバス５に応答信号ｇが送出されたことを検出
すると、プロセッサ（ＣＰＵ）１がシステムバス５を正
常に使用し終えたことを確認して正常性確認ｉの状態と
なり、プロセッサ（ＣＰＵ）１に付与した使用権を再び
取戻し、次のバス使用要求に備える。
【００１０】
【発明が解決しようとする課題】以上の説明から明らか
な如く、従来ある情報処理システムにおいては、プロセ
ッサ（ＣＰＵ）１がコマンドｅを入出力装置（ＩＯ）４
に転送する為に、プロセッサ（ＣＰＵ）１がバス要求信
号ａを送出してから、システムバスハンドラ（ＳＢＨ）
６が正常性確認ｉの状態となる迄の間、システムバス５
がプロセッサ（ＣＰＵ）１により占有されることとなる
が、システムバス５の占有時間は、主としてプロセッサ
（ＣＰＵ）１の送出したバス要求信号ａがシステムバス
ハンドラ（ＳＢＨ）６に転送されて要求信号受付ｂの状
態となる迄の転送遅延時間、プロセッサ（ＣＰＵ）１の
送出したコマンドｅが入出力装置（ＩＯ）４に転送され
てコマンド受付処理ｆの状態となる迄の転送遅延時間、
並びに入出力装置（ＩＯ）４の送出した応答信号ｇがシ
ステムバスハンドラ（ＳＢＨ）６に転送されて正常性確
認ｉの状態となる迄の転送遅延時間により左右される。
な如く、従来ある情報処理システムにおいては、プロセ
ッサ（ＣＰＵ）１がコマンドｅを入出力装置（ＩＯ）４
に転送する為に、プロセッサ（ＣＰＵ）１がバス要求信
号ａを送出してから、システムバスハンドラ（ＳＢＨ）
６が正常性確認ｉの状態となる迄の間、システムバス５
がプロセッサ（ＣＰＵ）１により占有されることとなる
が、システムバス５の占有時間は、主としてプロセッサ
（ＣＰＵ）１の送出したバス要求信号ａがシステムバス
ハンドラ（ＳＢＨ）６に転送されて要求信号受付ｂの状
態となる迄の転送遅延時間、プロセッサ（ＣＰＵ）１の
送出したコマンドｅが入出力装置（ＩＯ）４に転送され
てコマンド受付処理ｆの状態となる迄の転送遅延時間、
並びに入出力装置（ＩＯ）４の送出した応答信号ｇがシ
ステムバスハンドラ（ＳＢＨ）６に転送されて正常性確
認ｉの状態となる迄の転送遅延時間により左右される。
【００１１】かかるバス要求信号ａ、コマンドｅおよび
応答信号ｇの転送遅延時間は、システムバス５に接続さ
れるプロセッサ（ＣＰＵ）１並びに入出力装置（ＩＯ）
２、３および４等の装置数が増大し、システムバス５が
長大となるに伴い増加し、システムバス５の情報転送効
率を低下させる問題があった。
応答信号ｇの転送遅延時間は、システムバス５に接続さ
れるプロセッサ（ＣＰＵ）１並びに入出力装置（ＩＯ）
２、３および４等の装置数が増大し、システムバス５が
長大となるに伴い増加し、システムバス５の情報転送効
率を低下させる問題があった。
【００１２】本発明は、共通バスに接続される装置数が
増加し、共通バスが長大となった場合にも、共通バスの
情報転送効率を極力向上させることを目的とする。
増加し、共通バスが長大となった場合にも、共通バスの
情報転送効率を極力向上させることを目的とする。
【００１３】
【課題を解決するための手段】図１は本発明の原理を示
す図である。図１において、１００は情報処理システム
を構成する複数の装置、２００は複数の装置１００を接
続する共通バスである。
す図である。図１において、１００は情報処理システム
を構成する複数の装置、２００は複数の装置１００を接
続する共通バスである。
【００１４】３００は、本発明により設けられたバス延
長手段である。
長手段である。
【００１５】
【作用】バス延長手段３００は、それぞれ所定数以下の
装置１００を接続する複数の共通バス２００を縦続接続
し、縦続接続する一方の共通バス２００に接続される装
置１００から送出される他方の共通バス２００に接続さ
れる装置１００宛の情報を受信した場合に、受信情報を
他方の共通バス２００に対して転送すると共に、一方の
共通バス２００に受信情報に対する応答信号を返送し、
一方の共通バス２００を解放させる。
装置１００を接続する複数の共通バス２００を縦続接続
し、縦続接続する一方の共通バス２００に接続される装
置１００から送出される他方の共通バス２００に接続さ
れる装置１００宛の情報を受信した場合に、受信情報を
他方の共通バス２００に対して転送すると共に、一方の
共通バス２００に受信情報に対する応答信号を返送し、
一方の共通バス２００を解放させる。
【００１６】なおバス延長手段３００は、縦続接続され
る各共通バス２００を終端する二組のバス延長制御回路
を結合して構成され、各バス延長制御回路は、終端する
共通バス２００に接続される装置１００から送出される
他方のバス延長制御回路が終端する共通バス２００に接
続される装置１００宛の情報を受信した場合に、受信情
報を他方のバス延長制御回路に伝達すると共に、終端す
る共通バス２００に情報に対する応答信号を返送し、且
つ他方のバス延長制御回路から伝達される情報を、終端
する共通バス２００に送出することが考慮される。
る各共通バス２００を終端する二組のバス延長制御回路
を結合して構成され、各バス延長制御回路は、終端する
共通バス２００に接続される装置１００から送出される
他方のバス延長制御回路が終端する共通バス２００に接
続される装置１００宛の情報を受信した場合に、受信情
報を他方のバス延長制御回路に伝達すると共に、終端す
る共通バス２００に情報に対する応答信号を返送し、且
つ他方のバス延長制御回路から伝達される情報を、終端
する共通バス２００に送出することが考慮される。
【００１７】従って、一組の共通バスに接続される装置
数が限定され、且つ共通バスが長大となることが防止さ
れる為、各共通バスにおける情報転送遅延時間が短縮さ
れ、その結果各共通バスにおける情報転送効率が向上す
る。
数が限定され、且つ共通バスが長大となることが防止さ
れる為、各共通バスにおける情報転送遅延時間が短縮さ
れ、その結果各共通バスにおける情報転送効率が向上す
る。
【００１８】
【実施例】以下、本発明の一実施例を図面により説明す
る。図２は本発明の一実施例による情報処理システムを
示す図であり、図３は図２におけるバス延長制御回路の
一例を示す図である。なお、全図を通じて同一符号は同
一対象物を示す。
る。図２は本発明の一実施例による情報処理システムを
示す図であり、図３は図２におけるバス延長制御回路の
一例を示す図である。なお、全図を通じて同一符号は同
一対象物を示す。
【００１９】図２においては、図１における装置１００
および共通バス２００として、図４におけると同様に、
プロセッサ（ＣＰＵ）１、入出力装置（ＩＯ）２、３お
よび４と、システムバス５とが示されているが、図２に
おいては、システムバス５はプロセッサ（ＣＰＵ）１お
よび入出力装置（ＩＯ）２を接続するシステムバス５１
と、入出力装置（ＩＯ）３および４を接続するシステ
ムバス５２ とに区分され、それぞれバス延長制御回路
（ＢＥＸ）７１ および７２ により終端されている。
および共通バス２００として、図４におけると同様に、
プロセッサ（ＣＰＵ）１、入出力装置（ＩＯ）２、３お
よび４と、システムバス５とが示されているが、図２に
おいては、システムバス５はプロセッサ（ＣＰＵ）１お
よび入出力装置（ＩＯ）２を接続するシステムバス５１
と、入出力装置（ＩＯ）３および４を接続するシステ
ムバス５２ とに区分され、それぞれバス延長制御回路
（ＢＥＸ）７１ および７２ により終端されている。
【００２０】各バス延長制御回路（ＢＥＸ）７１ およ
び７２ は、交差バス８により互いに接続されており、
図１におけるバス延長手段３００を構成している。各バ
ス延長制御回路（ＢＥＸ）７は、それぞれ図３に示され
る如き構成を有している。
び７２ は、交差バス８により互いに接続されており、
図１におけるバス延長手段３００を構成している。各バ
ス延長制御回路（ＢＥＸ）７は、それぞれ図３に示され
る如き構成を有している。
【００２１】また各システムバス５１ および５２ 上
における情報転送過程は、図５に例示されると同様であ
る。 図２、図３および図５において、例えばプロセッサ（Ｃ
ＰＵ）１が入出力装置（ＩＯ）４に対してコマンドｅを
転送する場合に、先ずシステムバス５１ に対してバス
要求信号ａを送出する。
における情報転送過程は、図５に例示されると同様であ
る。 図２、図３および図５において、例えばプロセッサ（Ｃ
ＰＵ）１が入出力装置（ＩＯ）４に対してコマンドｅを
転送する場合に、先ずシステムバス５１ に対してバス
要求信号ａを送出する。
【００２２】システムバスハンドラ（ＳＢＨ）６１ は
、システムバス５１ に送出されたバス要求信号ａを受
信し、要求信号受付ｂの状態となると、システムバス５
１ の使用状態を分析し、使用可能状態にあれば、シス
テムバス５１ の使用権を付与したことを示すバス要求
許可信号ｃを、システムバス５１ を経由してプロセッ
サ（ＣＰＵ）１に返送する。
、システムバス５１ に送出されたバス要求信号ａを受
信し、要求信号受付ｂの状態となると、システムバス５
１ の使用状態を分析し、使用可能状態にあれば、シス
テムバス５１ の使用権を付与したことを示すバス要求
許可信号ｃを、システムバス５１ を経由してプロセッ
サ（ＣＰＵ）１に返送する。
【００２３】プロセッサ（ＣＰＵ）１は、システムバス
５１ に送出されたバス要求許可信号ｃを受信すると（
許可信号受付ｄの状態となると）、入出力装置（ＩＯ）
４宛のコマンドｅをシステムバス５１ に送出する。
５１ に送出されたバス要求許可信号ｃを受信すると（
許可信号受付ｄの状態となると）、入出力装置（ＩＯ）
４宛のコマンドｅをシステムバス５１ に送出する。
【００２４】バス延長制御回路（ＢＥＸ）７１ は、シ
ステムバス５１ に送出されたコマンドｅをシステムバ
ス受信バッファ（ＳＢＢ）７５１に蓄積した後、内部処
理部（ＩＰＵ）７７３によりコマンドｅの宛先を分析し
、システムバス５２ に接続されている入出力装置（Ｉ
Ｏ）４宛のコマンドｅと識別すると、コマンドｅを受信
してコマンド受付処理ｆの状態となり、コマンドｅの受
信を確認する応答信号ｇを応答信号送信部（ＡＮＳ）７
７２により作成し、システムバス５１ を経由してプロ
セッサ（ＣＰＵ）１に返送すると共に、システムバス受
信バッファ（ＳＢＢ）７５１に蓄積済のコマンドｅを、
交差バス８を経由してバス延長制御回路（ＢＥＸ）７２
に転送する。
ステムバス５１ に送出されたコマンドｅをシステムバ
ス受信バッファ（ＳＢＢ）７５１に蓄積した後、内部処
理部（ＩＰＵ）７７３によりコマンドｅの宛先を分析し
、システムバス５２ に接続されている入出力装置（Ｉ
Ｏ）４宛のコマンドｅと識別すると、コマンドｅを受信
してコマンド受付処理ｆの状態となり、コマンドｅの受
信を確認する応答信号ｇを応答信号送信部（ＡＮＳ）７
７２により作成し、システムバス５１ を経由してプロ
セッサ（ＣＰＵ）１に返送すると共に、システムバス受
信バッファ（ＳＢＢ）７５１に蓄積済のコマンドｅを、
交差バス８を経由してバス延長制御回路（ＢＥＸ）７２
に転送する。
【００２５】プロセッサ（ＣＰＵ）１は、システムバス
５１ に送出された応答信号ｇを受信すると、コマンド
ｅが宛先の入出力装置（ＩＯ）４に正常に受信されたこ
とを確認し、正常性確認ｈの状態となる。
５１ に送出された応答信号ｇを受信すると、コマンド
ｅが宛先の入出力装置（ＩＯ）４に正常に受信されたこ
とを確認し、正常性確認ｈの状態となる。
【００２６】一方システムバスハンドラ（ＳＢＨ）６１
も、システムバス５１ に応答信号ｇが送出されたこ
とを検出すると、プロセッサ（ＣＰＵ）１がシステムバ
ス５１ を正常に使用し終えたことを確認して正常性確
認ｉの状態となり、プロセッサ（ＣＰＵ）１に付与した
使用権を再び取戻し、次のバス使用要求に備える。
も、システムバス５１ に応答信号ｇが送出されたこ
とを検出すると、プロセッサ（ＣＰＵ）１がシステムバ
ス５１ を正常に使用し終えたことを確認して正常性確
認ｉの状態となり、プロセッサ（ＣＰＵ）１に付与した
使用権を再び取戻し、次のバス使用要求に備える。
【００２７】一方バス延長制御回路（ＢＥＸ）７２ は
、バス延長制御回路（ＢＥＸ）７１ から交差バス８を
経由して転送されたコマンドｅを交差バス受信バッファ
（ＸＢＢ）７６１に蓄積した後、内部処理部（ＩＰＵ）
７７３によりコマンドｅの宛先を分析し、システムバス
５２ に接続されている入出力装置（ＩＯ）４宛のコマ
ンドｅと識別すると、システムバス５２ に対してバス
要求信号ａを送出する。
、バス延長制御回路（ＢＥＸ）７１ から交差バス８を
経由して転送されたコマンドｅを交差バス受信バッファ
（ＸＢＢ）７６１に蓄積した後、内部処理部（ＩＰＵ）
７７３によりコマンドｅの宛先を分析し、システムバス
５２ に接続されている入出力装置（ＩＯ）４宛のコマ
ンドｅと識別すると、システムバス５２ に対してバス
要求信号ａを送出する。
【００２８】システムバスハンドラ（ＳＢＨ）６２ は
、システムバス５２ に送出されたバス要求信号ａを受
信し、要求信号受付ｂの状態となると、システムバス５
２ の使用状態を分析し、使用可能状態にあれば、シス
テムバス５２ の使用権を付与したことを示すバス要求
許可信号ｃを、システムバス５２ を経由してバス要求
信号ａの送出元であるバス延長制御回路（ＢＥＸ）７２
に返送する。
、システムバス５２ に送出されたバス要求信号ａを受
信し、要求信号受付ｂの状態となると、システムバス５
２ の使用状態を分析し、使用可能状態にあれば、シス
テムバス５２ の使用権を付与したことを示すバス要求
許可信号ｃを、システムバス５２ を経由してバス要求
信号ａの送出元であるバス延長制御回路（ＢＥＸ）７２
に返送する。
【００２９】バス延長制御回路（ＢＥＸ）７２ は、シ
ステムバス５２ に送出されたバス要求許可信号ｃを受
信し、許可信号受付ｄの状態となると、バス延長制御回
路（ＢＥＸ）７１ から転送された入出力装置（ＩＯ）
４宛のコマンドｅをシステムバス５２ に送出する。
ステムバス５２ に送出されたバス要求許可信号ｃを受
信し、許可信号受付ｄの状態となると、バス延長制御回
路（ＢＥＸ）７１ から転送された入出力装置（ＩＯ）
４宛のコマンドｅをシステムバス５２ に送出する。
【００３０】入出力装置（ＩＯ）４は、システムバス５
２ に送出されたコマンドｅの宛先を分析し、自入出力
装置（ＩＯ）４宛のコマンドｅと識別すると、コマンド
ｅを受信してコマンド受付処理ｆの状態となり、コマン
ドｅの受信を確認する応答信号ｇを、システムバス５２
を経由してコマンドｅの送信元のバス延長制御回路（
ＢＥＸ）７２ に返送する。
２ に送出されたコマンドｅの宛先を分析し、自入出力
装置（ＩＯ）４宛のコマンドｅと識別すると、コマンド
ｅを受信してコマンド受付処理ｆの状態となり、コマン
ドｅの受信を確認する応答信号ｇを、システムバス５２
を経由してコマンドｅの送信元のバス延長制御回路（
ＢＥＸ）７２ に返送する。
【００３１】バス延長制御回路（ＢＥＸ）７２ は、シ
ステムバス５２ に送出された応答信号ｇを受信すると
、バス延長制御回路（ＢＥＸ）７１ から転送されたコ
マンドｅが宛先の入出力装置（ＩＯ）４に正常に受信さ
れたことを確認し、正常性確認ｈの状態となる。
ステムバス５２ に送出された応答信号ｇを受信すると
、バス延長制御回路（ＢＥＸ）７１ から転送されたコ
マンドｅが宛先の入出力装置（ＩＯ）４に正常に受信さ
れたことを確認し、正常性確認ｈの状態となる。
【００３２】一方システムバスハンドラ（ＳＢＨ）６２
も、システムバス５２ に応答信号ｇが送出されたこ
とを検出すると、バス延長制御回路（ＢＥＸ）７２ が
システムバス５２ を正常に使用し終えたことを確認し
て正常性確認ｉの状態となり、バス延長制御回路（ＢＥ
Ｘ）７２ に付与した使用権を再び取戻し、次のバス使
用要求に備える。
も、システムバス５２ に応答信号ｇが送出されたこ
とを検出すると、バス延長制御回路（ＢＥＸ）７２ が
システムバス５２ を正常に使用し終えたことを確認し
て正常性確認ｉの状態となり、バス延長制御回路（ＢＥ
Ｘ）７２ に付与した使用権を再び取戻し、次のバス使
用要求に備える。
【００３３】以上の説明から明らかな如く、本実施例に
よれば、システムバス５１ にはプロセッサ（ＣＰＵ）
１、入出力装置（ＩＯ）２およびバス延長制御回路（Ｂ
ＥＸ）７１ のみが接続され、システムバス５２ には
バス延長制御回路（ＢＥＸ）７２ 、入出力装置（ＩＯ
）３および４のみが接続される為、各システムバス５１
および５２ に接続される装置数は、図４に例示され
るシステムバス５に接続される装置数に比し減少し、従
って各システムバス５１ および５２ は、図４に例示
されるシステムバス５程長大となることは無く、従って
各システムバス５１ および５２ 上を転送されるバス
要求信号ａ、コマンドｅおよび応答信号ｇの転送遅延時
間は、図４に例示されるシステムバス５上を転送される
同様の信号に比して短縮されるたこととなり、各システ
ムバス５１ および５２ における情報転送効率は、図
４に例示されるシステムバス５における情報転送効率に
比して向上される。
よれば、システムバス５１ にはプロセッサ（ＣＰＵ）
１、入出力装置（ＩＯ）２およびバス延長制御回路（Ｂ
ＥＸ）７１ のみが接続され、システムバス５２ には
バス延長制御回路（ＢＥＸ）７２ 、入出力装置（ＩＯ
）３および４のみが接続される為、各システムバス５１
および５２ に接続される装置数は、図４に例示され
るシステムバス５に接続される装置数に比し減少し、従
って各システムバス５１ および５２ は、図４に例示
されるシステムバス５程長大となることは無く、従って
各システムバス５１ および５２ 上を転送されるバス
要求信号ａ、コマンドｅおよび応答信号ｇの転送遅延時
間は、図４に例示されるシステムバス５上を転送される
同様の信号に比して短縮されるたこととなり、各システ
ムバス５１ および５２ における情報転送効率は、図
４に例示されるシステムバス５における情報転送効率に
比して向上される。
【００３４】なお、図２および図３はあく迄本発明の一
実施例に過ぎず、例えばバス延長手段３００は図示され
るバス延長制御回路（ＢＥＸ）７１ および７２ を交
差バス８により接続するものに限定されることは無く、
他に幾多の変形が考慮されるが、何れの場合にも本発明
の効果は変わらない。また本発明の対象となる情報処理
システムは、図示されるものに限定されることは無く、
例えば三組以上のシステムバス５を二組以上のバス延長
手段３００により縦続接続する等、他に幾多の変形が考
慮されるが、何れの場合にも本発明の効果は変わらない
。
実施例に過ぎず、例えばバス延長手段３００は図示され
るバス延長制御回路（ＢＥＸ）７１ および７２ を交
差バス８により接続するものに限定されることは無く、
他に幾多の変形が考慮されるが、何れの場合にも本発明
の効果は変わらない。また本発明の対象となる情報処理
システムは、図示されるものに限定されることは無く、
例えば三組以上のシステムバス５を二組以上のバス延長
手段３００により縦続接続する等、他に幾多の変形が考
慮されるが、何れの場合にも本発明の効果は変わらない
。
【００３５】
【発明の効果】以上、本発明によれば、前記情報処理シ
ステムにおいて、一組の共通バスに接続される装置数が
限定され、且つ共通バスが長大となることが防止される
為、各共通バスにおける情報転送遅延時間が短縮され、
その結果各共通バスにおける情報転送効率が向上する。
ステムにおいて、一組の共通バスに接続される装置数が
限定され、且つ共通バスが長大となることが防止される
為、各共通バスにおける情報転送遅延時間が短縮され、
その結果各共通バスにおける情報転送効率が向上する。
【図１】 本発明の原理を示す図
【図２】 本発明の一実施例による情報処理システム
を示す図
を示す図
【図３】 図２におけるバス延長制御回路の一例を示
す図
す図
【図４】 従来ある情報処理システムの一例を示す図
【図５】 図４における情報転送過程の一例を示す図
１ プロセッサ（ＣＰＵ）
２、３、４ 入出力装置（ＩＯ）
５ システムバス
６ システムバスハンドラ（ＳＢＨ）７ バス延長
制御回路（ＢＥＸ） ８ 交差バス ７１ システムバスインタフェース部（ＳＢＩ）７２
システムバス障害監視部（ＳＢＳ）７３ 交差バ
スインタフェース部（ＸＢＩ）７４ 交差バス障害監
視部（ＸＢＳ）７５、７６ 受信バッファ部 ７７ 内部制御レジスタ部 １００ 装置 ２００ 共通バス ３００ バス延長手段 ７５１ システムバス受信バッファ（ＳＢＢ）７５２
システムバス受信バッファ制御部（ＳＢＣ）７６１
交差バス受信バッファ（ＸＢＢ）７６２ 交差バ
ス受信バッファ制御部（ＸＢＣ）７７１ 制御レジス
タ部（ＣＲＧ） ７７２ 応答信号送信部（ＡＮＳ） ７７３ 内部処理部（ＩＰＵ）
制御回路（ＢＥＸ） ８ 交差バス ７１ システムバスインタフェース部（ＳＢＩ）７２
システムバス障害監視部（ＳＢＳ）７３ 交差バ
スインタフェース部（ＸＢＩ）７４ 交差バス障害監
視部（ＸＢＳ）７５、７６ 受信バッファ部 ７７ 内部制御レジスタ部 １００ 装置 ２００ 共通バス ３００ バス延長手段 ７５１ システムバス受信バッファ（ＳＢＢ）７５２
システムバス受信バッファ制御部（ＳＢＣ）７６１
交差バス受信バッファ（ＸＢＢ）７６２ 交差バ
ス受信バッファ制御部（ＸＢＣ）７７１ 制御レジス
タ部（ＣＲＧ） ７７２ 応答信号送信部（ＡＮＳ） ７７３ 内部処理部（ＩＰＵ）
Claims (2)
- 【請求項１】 複数の装置（１００）を共通バス（２
００）により接続し、前記各装置（１００）が前記共通
バス（２００）を経由して相互に情報を送受信する情報
処理システムにおいて、それぞれ所定数以下の前記装置
（１００）を接続する複数の共通バス（２００）を縦続
接続するバス延長手段（３００）を設け、前記バス延長
手段（３００）は、縦続接続する一方の共通バス（２０
０）に接続される装置（１００）から送出される他方の
共通バス（２００）に接続される装置（１００）宛の情
報を受信した場合に、前記受信情報を前記他方の共通バ
ス（２００）に対して転送すると共に、前記一方の共通
バス（２００）に前記受信情報に対する応答信号を返送
し、前記一方の共通バス（２００）を解放させることを
特徴とするバス構成方式。 - 【請求項２】 前記バス延長手段（３００）は、縦続
接続される各共通バス（２００）を終端する二組のバス
延長制御回路を結合して構成され、前記各バス延長制御
回路は、終端する前記共通バス（２００）に接続される
装置（１００）から送出される、他方のバス延長制御回
路により終端される前記共通バス（２００）に接続され
る装置（１００）宛の情報を受信した場合に、前記受信
情報を前記他方のバス延長制御回路に伝達すると共に、
前記終端する共通バス（２００）に前記情報に対する応
答信号を返送し、且つ前記他方のバス延長制御回路から
伝達される前記情報を、終端する前記共通バス（２００
）に送出することを特徴とする請求項１記載のバス構成
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13807591A JPH04362761A (ja) | 1991-06-11 | 1991-06-11 | バス構成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13807591A JPH04362761A (ja) | 1991-06-11 | 1991-06-11 | バス構成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04362761A true JPH04362761A (ja) | 1992-12-15 |
Family
ID=15213381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13807591A Withdrawn JPH04362761A (ja) | 1991-06-11 | 1991-06-11 | バス構成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04362761A (ja) |
-
1991
- 1991-06-11 JP JP13807591A patent/JPH04362761A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |