JPH0470951A - Ｃｐｕ間通信方法及びｃｐｕ間通信回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第６図、第７図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図〜第５図） 発明の効果 〔概要〕 ＣＰＬＩ間通信間通及方法ＰＵ間通信回路に関し、デー
タの受は渡しの際、受信側ＣＰＵでの監視を不要として
、データの受信処理時間を短縮できるようにし、しかも
複数のＣＰＵからのデータ受信を可能にすることを目的
とし、 非同期で動作する複数の送信側ＣＰＵと、受信側の１つ
のＣＰＵとが、双方向メモリを介してデータ転送を行う
ＣＰＵ間通信方法において、データ転送を行う際、送信
側ＣＰＵから出される転送要求を保持すると共に、保持
している転送要求の数だけ、連続して割込み要求（ＩＲ
Ｑ＞を発生させ、この割込み要求（ＩＲＱ）により、受
信側ＣＰＵのデータ受信処理を、各転送要求毎に実行さ
せ、ＣＰＵ間で、複数データの転送ができるように構成
する。

〔産業上の利用分野〕

本発明はＣＰＵ間通信方法及びＣＰＵ間通信回路に関し
、更に詳しくいえば、無線装置等において、そのコント
ロールを行う制御機能や、通信機能実現の為の複数ＣＰ
Ｕ間通信に用いられ、特に、データの受信処理が効率良
くできるようにしたＣＰＵ間通信方法及びＣＰＵ間通信
回路に関する。

〔従来の技術〕

第６図は、従来のＣＰＵ間通信回路のブロック図、第７
図は、処理フローチャートである。

図中、１はメインＣＰＵ、２は双方向性メモリ、３−１
．３−２．３−３はサブＣＰＵ、４−１．４−２．４−
３、及び５はアドレスデコード回路、６は転送要求レジ
スタ、７−１．７−２．７−３はランチ回路、８−１．
８−２．８−３は転送確認レジスタ、９−１．９−２．
９−３はアンドゲート、２ａ、２ｂ、２Ｃは双方向メモ
リ２内のデータ格納ブロックを示す。

従来、無線装置等において、その制御機能、通信機能、
あるいは監視機能実現の為に、ＣＰＵ間通信が使われて
いた。その際、１つのＣＰＵでは処理能力に限界がある
為、１つの装置内に複数のＣＰＵを機能毎に配置し、相
互に必要な情報を授受して全体の機能を果たすような使
い方をする装置が多い。

このような装置では、複数のＣＰＵ間で、データの受渡
しを行う為の通信機能が必要となり、−船釣によく用い
られるのは、双方向のパスラインを必要に応じて接続し
、互いにデータを読みに行く方法、シリアルポートを相
互に持ち、その間を通信する方法、あるいは、双方から
書き込み可能な双方向メモリを置く方法等がある。

この中で、双方向メモリを使う方法は、ハードウェアの
規模も小さく、最近ではよく用いられている。

上記の双方向メモリを使う方法の例を、第６図及び第７
図に基づいて説明する。

この例は、双方向メモリ２を介して、３つのサブＣＰＵ
３−１．３−２．３−３から１つのメインＣＰＩＪ　１
ヘデータ転送を行うＣＰＵ間通信回路の例である。

上記双方向メモリ２には３つのデータ格納ブロック２ａ
、２ｂ、２Ｃが設けてあり、これらのブロックは、それ
ぞれ各サブＣＰＵ３−１〜３−３に対応して設けられて
いる。

また、データ転送を行うのに必要な転送要求レジスタ６
、ランチ回路７−１〜７−３、転送確認レジスタ８−１
〜８−３、アドレスデコード回路５．４−１．４−２．
４−３、アンドゲート９−１〜９−３が設けられている
。

次に、上記従来例におけるＣＰＵ間通信の処理について
、第７図に基づき説明する。

第７図Ａは、サブＣＰＵの処理フローチャート、第７図
Ｂは、メインＣＰＵの処理フローチャートである。なお
、図の各処理番号はカッコ内に示す。

サブＣＰＵ３−１からメインＣＰＵＩヘデータ転送する
際は、次のようにして処理される。

先ず、サブＣＰＵ３−１では、転送したいデータを双方
向メモリ２のデータ格納ブロック２ａにデータを書き込
む（１０１）。

その後、サブＣＰＵ３−１は、転送したいデータが発生
したことをメインＣＰＵＩに伝えるため、転送要求レジ
スタ６に転送要求（例えば「１」）を書き込む（ｌ　Ｏ
２）。

この転送要求の書き込みは、アドレスデコーダ４−１か
らラッチ回路７−１に、転送要求として、例えば「１」
を書き込んでラッチさせた後、転送要求レジスタ６に書
き込む。この時書き込んだ転送要求である「１」は、デ
ータ格納ブロック２ａにデータを書き込んだことを示す
ものである。

一方、メインＣＰＵ１は、常に転送要求レジスタ６の状
態を読み、転送データの発生を監視している（１０４）
。この監視により、転送データの発生したことをメイン
ＣＰＵＩが知ると、双方向メモリのデータ格納ブロック
に書き込まれているデータを読み出す（１０５）。

その後、データを読み出したことを、サブＣＰＵ３−１
に伝えるためと、再度のデータ転送に備えるため、転送
要求レジスタ６に書かれている上記転送要求を解除する
（例えば「１」が書かれていたのを「０」にする）（１
０６）。

この場合にも、メインＣＰＵＩがラッチ回路７−１をク
リアし、その出力で転送要求レジスタ６を解除（例えば
「０」にする）する。これと同時に、ランチ回路７−１
の出力を転送確認レジスタ８−１に書き、転送要求が解
除されたことをサブＣＰＵ３−１に知らせる。

上記ラッチ回路７−１のクリア処理は、メインＣＰＵ１
からの書き込み信号（ｗｒ　ｉ　ｔｅ）とアドレスデコ
ーダ５からの出力信号により、アンドゲート９−１を介
して行われる。

サブＣＰＵ３−１では、転送要求レジスタ６に転送要求
を書き込んだ後、常時、転送確認レジスタ８−１の内容
を読み出して監視し、上記転送要求が解除されたかどう
かの確認を行う。

その結果、転送要求が解除されていれば（１０３）、上
記のデータ転送が終了したことになるので、次のデータ
転送に移る。

なお、他のサブＣＰＵとメインＣＰＵとの間で通信を行
う際も、上記と同様にしてデータの転送を行うことがで
きる。

〔発明が解決しようとする課題〕

上記のような従来のものにおいては次のような欠点があ
った。

（１）　　メインＣＰＵＩは、転送要求レジスタを常時
監視していなければならず、また各サブＣＰＵは、転送
確認レジスタを常時監視していなければならない。

（２）ＣＰＵ間でデータ転送を行う際、上記のような監
視が必要であり、処理時間が長くなる。

本発明は、このような従来の欠点を解消し、データの受
渡しの際、受信側ＣＰＵでの監視を不要として、データ
の受信処理時間を短縮できるようにし、しかも複数のＣ
ＰＵからのデータ受信を可能にすることを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理図であり、第１図ＡはＣｐｕ間通
信回路のブロック図、第１図ＢはＣＰＵ間通信方法の処
理フローチャートである。

図中、第６図と同符号は同一のものを示す。また、１０
はＩＲＱ（インタラブドリクエスト）連続発生回路、１
１は転送要求格納部を示す。

本発明は、上記の目的を達成するため、次のように構成
したものである。

（１）非同期で動作する複数の送信側ＣＰＵ３−１．３
−２．３−３と、受信側の１つのＣＰＵ１とが、双方向
メモリ２を介してデータ転送を行うＣＰＵ間通信方法に
おいて、 データ転送を行う際、上記送信側ＣＰＵがら出される転
送要求を保持すると共に、 保持している転送要求の数だけ、連続して割込み要求（
ＩＲＱ）を発生させ、 この割込み要求（ＩＲＱ）により、受信側ＣＰＵＩのデ
ータ受信処理を、各転送要求毎に実行させ、ＣＰＵ間で
複数データの転送ができるようにしたことを特徴とする
ＣＰＵ間通間通性方法２）非同期で動作する複数の送信
側ＣＰＵ３−１．３−２．３−３と、受信側の１つのＣ
ＰＵＩとが、双方向メモリ２を介してデータ転送を行う
ＣＰＵ間通信回路において、 上記送信側ＣＰＵと受信側ＣＰＵとの間に、送信側ＣＰ
Ｕからの転送要求を格納すると共に、該転送要求毎に割
込み要求（ＩＲＱ）を発生させる転送要求格納部１１と
、該転送要求格納部１１からの割込み要求を入力し、上
記転送要求の数だけ、連続して割込み要求（ＩＲＱ）を
発生させる割込み要求（ＩＲＱ）連続発生回路１０とを
設け、 上記割込み要求連続発生回路１０で発生した割込み要求
により、受信側ＣＰＵＩの受信処理を行わせることを特
徴としたＣＰＵ間通信回路。

〔作用〕

本発明は上記のように構成したので、次のような作用が
ある。

以下、第１図Ａ、第１図Ｂに基づいて説明する。

なお、第１図Ｂの各処理番号は力・ノコ内に示す。

データ転送する際、送信側ＣＰＵであるサブＣＰＵ３−
１．３−２．３−３は、双方向メモリ２に転送データを
書き込み（２０１）、更に、転送要求格納部１１へ転送
要求を送り、格納する（２０２）。

この転送要求は、各サブＣＰＵ３−１〜３−３が非同期
で送るものであり、複数の転送要求が同時に格納される
こともある。

その後、転送要求格納部１１では、格納されている転送
要求毎に割込み要求（ＩＲＱ）を発生し、割込み要求連
続発生回路１０へ送る。

割込み要求連続発生回路１０では、上記転送要求の数だ
け、連続して割込み要求を発生しく２０３）、受信側Ｃ
ＰＵであるメインＣＰＵＩへ送る。

メインＣＰＵＩでは、上記の割込み要求（ＩＲＱ）を受
信すると（２０４）、データの受信処理を実行する。

すなわち、メインＣＰＵＩは、先ず転送要求格納部１１
から転送要求を読み出しく２０５）、読み出した転送要
求に基づき、該当する双方向メモリ２の転送データを読
み出しく２０６）、その後、該当する転送要求を解除す
る（２０７）。

この処理を、他の転送要求による割込み要求（ＩＲＱ）
がなくなるまで、順次処理しく２０８）、割込み要求が
なくなると、データ転送を終了する。

このようにすれば、受信側ＣＰＵは、割込み要求を受け
て受信処理を行えばよいから、従来のような転送要求の
監視は不要となる。したがって、受信処理の時間も短く
なる。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明する。

第２図乃至第５図は、本発明の１実施例を示した図であ
り、第２図はＣＰＵ間通信回路のプロ、７り図、第３図
はＣＰＵ間通信の処理フローチャート、第４図は転送要
求受付不可時のタイムチャート、第５図は実施例のタイ
ムチャートである。

図中、第１図、第６図と同符号は同一のものを示す。

この実施例では、転送要求格納部１１を、転送要求レジ
スタ６とランチ回路７−１．７−２．７３で構成し、割
込み要求（ＩＲＱ）連続発生回路１０を、オアゲートＯ
Ｒと、ノアゲートＮＯＲとで構成している。

なお、上記転送要求格納部１１と割込み要求連続発生回
路１０以外の回路は、上記第６図の従来例と同じである
。

ランチ回路７−１〜７−３は、それぞれサブＣＰＵ３−
１〜３−３に対応して設けられており、各サブＣＰＵか
らの転送要求（例えば「１」）をラッチするものである
。

また、ラッチ回路７−１〜７−３の出力は、転送要求レ
ジスタ６、転送確認レジスタ８−１〜８−３、及び割込
み要求連続発生回路１０に接続されており、ランチ回路
の出力信号（Ｑ出力）を送出するように構成されている
。

割込み要求連続発生回路１０は、各ランチ回路７−１〜
７−３から出される割込み要求信号と、アンドゲート９
−１〜９−３の出力を入力しており、サブＣＰＵから転
送要求があれば、メインＣＰＵ１へ割込み要求を出すも
のである。この場合、複数の割込み要求があれば、連続
してその数だけ割込み要求を出すことができる。このよ
うにするのは、次の理由による。

即ち、サブＣＰＵ３−１〜３−３は、互いに非同期で動
作している（相互に連絡をとっていない）ため、ランダ
ムにデータの転送要求を出す。

そして、この転送要求が出されて、ラッチ回路にランチ
されると、自動的に割込み要求が出される。

ところが、複数のサブＣＰＵが同時に転送要求を出すと
、メインＣＰＵの割込み要求ラインは１本の為、どちら
か片方の転送要求しか認識できなくなる。

そこで、上記のように、複数の転送要求がある場合に、
その要求数分の割込み要求を自動的に、かつ連続的に発
生させる必要がある。

次に、上記実施例におけるＣＰＵ間通信の処理を、第３
図の処理フローチャートに基づいて説明する。なお、図
の各処理番号はカッコ内に示す。

データ転送をする際、先ずサブＣＰＵ３−１〜３−３は
、双方向メモリ２の該当するデータ格納ブロック２ａ〜
２Ｃに転送データを書き込み（３０１）、ラッチ回路７
−１〜７−３の該当する回路にも転送要求（例えば「１
」）を書き込む（３０２）。すると、 この転送要求の書き込みにより、ランチ回路のＱ出力は
、例えば「０」から「１」に変わる。この出力は、転送
要求レジスタ６と、転送確認レジスタに書き込まれる。

またこのＱ出力の「１」は、割込み要求（ＩＲＱ）とし
て割込み要求連続発生回路１０に送出する。

従って、割込み要求連続発生回路１０からは、割込み要
求（ＩＲＱ）が発生し、メインＣＰＵＩに送られる。こ
の割込み要求により、メインＣＰＵ１では、転送要求レ
ジスタ６を読み出しく３０４）、双方向メモリ２の該当
するデータを読み出す（３０５）。

その後、該当するランチ回路を解除（クリア）する（３
０６）ことにより、１つのサブＣＰＵからの転送データ
の受信を終了する。

しかし、この時、複数の転送要求があれば、連続して割
込み要求が発生するから（３０７）、上記の同様のデー
タ受信処理を繰返して実行する。

なお、データ転送した各サブＣＰＵでは、従来と同様に
、転送ｉ認しジスタ８−１〜８−３を監視することによ
り、データ転送の終了したことを確認する。

上記の割込み処理を、第４図及び第５図について更に詳
述する。

例えば、上記実施例の割込み要求連続発生回路が無けれ
ば、複数データの転送はできない。これを第４図で説明
する。

例えば、第４図において、時刻ｔ１で転送要求１がラッ
チされたとすると、この時刻ｔｉより少し遅れて割込み
要求ＩＲＱが発生する。

このＩＲＱにより、メインＣＰＵではデータの受信処理
を行うが、その途中の時刻ｔ２で別の転送要求２がラッ
チされたとする。

その後、転送要求１に対する受信処理が終了して、時刻
ｔ３で転送要求１の解除をするため、クリアパルスを送
出すると、時刻ｔ４で転送要求１は解除される。

ところが、この時刻では、転送要求２によるＩＲＱが発
生しており、メインＣＰＵ　ｉでは、ＩＲＱが出たまま
になっていると判断する。

したがって、転送要求２がメインＣＰＵＩに伝えられな
くなってしまい、そのデータは転送できなくなる。

しかし、上記実施例のように、割込み要求連続発生回路
を設けた場合には、第５図のように、複数データの転送
が可能となる。

第５母に示したように、時刻ｔ１で転送要求１がラッチ
されたとすると、少し遅れてメインＣＰＵにＩＲＱが送
られる。その後、時刻ｔ３で出されたクリアパルスによ
り、転送要求１は、時刻ｔ４で解除される。

この転送要求１の解除により、時刻ｔ４でＩＲＱも停止
し、時刻ｔ５で再びＩＲＱが発生する。即ち、転送要求
毎にｒＲＱが一度停止し、再びＩＲＱを発生する。この
ようにして、ＩＲＱを連続的に発生させれば、メインＣ
ＰＬＩは、各転送要求毎にＩＲＱを受信することができ
、複数データを転送することが可能となる。

上記ＩＲＱの連続発生処理は、次のようにして行われる
。

第２図において、各ランチ回路７−１〜７−３のＱ出力
は、転送要求がラッチされてなければ「０」で、ラッチ
されていれば「１」となる。また、アンドゲート９−１
〜９−３の出力は、通常時は「０」で、ラッチ回路のク
リア時は一時的に「１」となる（「ｌ」のクリアパルス
）。

このため、割込み要求連続発生回路１０では、転送要求
がない時は、ノアゲートＮＯＲの出力は「１」で、転送
要求がラッチされていればｒＯＪとなる。

従って、転送要求がなければ、オアゲートＯＲの出力は
「１」で、ＩＲＱは発生しない。

しかし、転送要求がラッチされると、ノアゲートＮＯＨ
の出力は「０」となり、ＯＲの入力は全て「０」となっ
て、その出力は「０」となる。

このオアゲートＯＲの出力が「０」になると、ＩＲＱが
発生し、メインＣＰＵに割込み要求を出力する（この例
では「０」を割込み要求信号としている）。

その後、メインＣＰＵＩにおいて、上記転送要求に対す
る受信処理が終了し、メインＣＰＵにより、ラッチされ
ている転送要求の解除が行われると、アンドゲート９−
１〜９−３の該当する出力が「１」となる（クリアパル
スが出力）。

この時、すでに別の転送要求がラッチされていれば、オ
アゲー）ＯＲの出力はｒＯＪであるが、アンドゲート９
−１〜９−３の該当する出力が一時的に「１」となるこ
とにより、オアゲートＯＲの出力は、−時的に「１」と
なってＩＲＱが一時的に停止する。

その後、アンドゲートの出力が「０」になるとくクリア
パルスが消滅）、オアゲートＯＲの出力は、再び「０」
となって、再びＩＲＱがメインＣＰＵへ送られる。この
ようにして、転送要求の数だけ連続してＩＲＱが発生す
る。

〔発明の効果〕

以上説明したように、本発明によれば次のような効果が
ある。

（１）転送するデータブロックが発生する毎に、割込み
要求（ＩＲＱ）が発生するため、受信側のＣＰＵ　（メ
インＣＰＵ）は、複数の送信側ＣＰＵ（サブＣＰＵ）か
らのデータ受信が可能になる。

（２）従来のような転送要求レジスタ等の監視も不要に
なり、その分、データの受信処理時間が短縮できる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図乃至第５図は本発明の実施例を示した図であり、 第２図はＣＰＵ間通信回路のブロック図、第３図はＣＰ
Ｕ間通信の処理フローチャート、第４図は転送要求不可
時のタイムチャート、第５図は実施例のタイムチャート
である。 また、第６図は、従来のＣＰＵ間通信回路のブロック図
、 第７図はＣＰＵ間通信の処理フローチャートである。 １・・・メインＣＰＵ ２・・−双方向メモリ ３−１〜３−３・・・サブＣＰＵ １０−・・割込み要求連続発生回路 １１−転送要求格納部 第１図 Ａ 第１図β 豪 Ｏ） 第４図

Claims (1)

【特許請求の範囲】
1. （１）非同期で動作する複数の送信側ＣＰＵ（３−１、
   ３−２、３−３）と、 受信側の１つのＣＰＵ（１）とが、 双方向メモリ（２）を介してデータ転送を行うＣＰＵ間
   通信方法において、 データ転送を行う際、上記送信側ＣＰＵから出される転
   送要求を保持すると共に、 保持している転送要求の数だけ、連続して割込み要求（
   ＩＲＱ）を発生させ、 この割込み要求（ＩＲＱ）により、受信側ＣＰＵ（１）
   のデータ受信処理を、各転送要求毎に実行させ、 ＣＰＵ間で、複数データの転送ができるようにしたこと
   を特徴とするＣＰＵ間通信方法。（２）非同期で動作す
   る複数の送信側ＣＰＵ（３−１、３−２、３−３）と、 受信側の１つのＣＰＵ（１）とが、 双方向メモリ（２）を介してデータ転送を行うＣＰＵ間
   通信回路において、 上記送信側ＣＰＵと受信側ＣＰＵとの間に、送信側ＣＰ
   Ｕからの転送要求を格納すると共に、該転送要求毎に割
   込み要求（ＩＲＱ）を発生させる転送要求格納部（１１
   ）と、 該転送要求格納部（１１）からの割込み要求を入力し、
   上記転送要求の数だけ連続して割込み要求を発生させる
   割込み要求（ＩＲＱ）連続発生回路（１０）とを設け、 上記割込み要求連続発生回路（１０）で発生した割込み
   要求により、受信側ＣＰＵ（１）の受信処理を行わせる
   ことを特徴としたＣＰＵ間通信回路。