JPH04363020A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04363020A JPH04363020A JP3299195A JP29919591A JPH04363020A JP H04363020 A JPH04363020 A JP H04363020A JP 3299195 A JP3299195 A JP 3299195A JP 29919591 A JP29919591 A JP 29919591A JP H04363020 A JPH04363020 A JP H04363020A
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- Japan
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- layer
- pattern
- polyimide resin
- emitter
- film
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- Bipolar Transistors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特にバイポ―ラＬＳＩ等における信頼性の向上
に適した半導体装置の製造方法に関する。
に係り、特にバイポ―ラＬＳＩ等における信頼性の向上
に適した半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、高速ＬＳＩを実現するために、高
速シリコンバイポ―ラ技術の開発が進められており、微
細化プロセスの研究が盛んである。
速シリコンバイポ―ラ技術の開発が進められており、微
細化プロセスの研究が盛んである。
【０００３】特にＨＢＴ等のバイポーラトランジスタを
高速動作させるにはエミッタ面積を縮小することにより
、エミッタ・ベース間容量を減らし、エミッタ領域・ベ
ース電極間を微細化することにより、ベース抵抗を下げ
、これらエミッタ面積およびベース面積の縮小によるベ
ース・コレクタ間容量の減少が有効である。これを実現
するために特開平１−２４８５５９号公報に掲げられた
ような自己整合技術を用いた微細化プロセスが提案され
ている。
高速動作させるにはエミッタ面積を縮小することにより
、エミッタ・ベース間容量を減らし、エミッタ領域・ベ
ース電極間を微細化することにより、ベース抵抗を下げ
、これらエミッタ面積およびベース面積の縮小によるベ
ース・コレクタ間容量の減少が有効である。これを実現
するために特開平１−２４８５５９号公報に掲げられた
ような自己整合技術を用いた微細化プロセスが提案され
ている。
【０００４】以下、この技術を簡単に説明する。
【０００５】まず、基板１表面に、コレクタコンタクト
層２と、コレクタ層３と、ベース層４と、スペーサ層５
と、エミッタ層６と、エミッタコンタクト層７とを分子
線エピタキシー（ＭＢＥ）法等により順次堆積する。そ
して、このエピタキシャルウェハに素子分離用の高抵抗
層を形成した後、このウェハ全面にＣＶＤ法等によりエ
ミッタ形成用のマスクとなる酸化シリコン膜２１を形成
する（図５（ａ） ）。
層２と、コレクタ層３と、ベース層４と、スペーサ層５
と、エミッタ層６と、エミッタコンタクト層７とを分子
線エピタキシー（ＭＢＥ）法等により順次堆積する。そ
して、このエピタキシャルウェハに素子分離用の高抵抗
層を形成した後、このウェハ全面にＣＶＤ法等によりエ
ミッタ形成用のマスクとなる酸化シリコン膜２１を形成
する（図５（ａ） ）。
【０００６】そして、この上層にべース電極形成用のマ
スクとしてレジストパターン２２を形成し、これをマス
クとして酸化シリコン膜２１をＲＩＥ法によりエッチン
グし、さらにウェットエッチングにより酸化シリコン層
のサイドエッチングを行う。このときのサイドエッチン
グ幅によりエミッタ領域とベース電極との間隔が決まる
。さらに、酸化シリコン２１をマスクとしてウェットエ
ッチングによりエミッタコンタクト層およびエミッタ層
を除去し、ベース層を露出させる（図５（ｂ） ）。
スクとしてレジストパターン２２を形成し、これをマス
クとして酸化シリコン膜２１をＲＩＥ法によりエッチン
グし、さらにウェットエッチングにより酸化シリコン層
のサイドエッチングを行う。このときのサイドエッチン
グ幅によりエミッタ領域とベース電極との間隔が決まる
。さらに、酸化シリコン２１をマスクとしてウェットエ
ッチングによりエミッタコンタクト層およびエミッタ層
を除去し、ベース層を露出させる（図５（ｂ） ）。
【０００７】次に、図５（ｃ） に示すように、ベース
電極１４を基板表面全体に蒸着した後レジストパターン
２２を溶解し、リフトオフ法により電極パターンを形成
する。
電極１４を基板表面全体に蒸着した後レジストパターン
２２を溶解し、リフトオフ法により電極パターンを形成
する。
【０００８】さらに、図５（ｄ） に示すように、基板
表面全体にポリイミド樹脂のプレポリマー溶液をスピン
コート法により塗布し、加熱硬化してポリイミド樹脂か
らなる絶縁膜２３を形成する。
表面全体にポリイミド樹脂のプレポリマー溶液をスピン
コート法により塗布し、加熱硬化してポリイミド樹脂か
らなる絶縁膜２３を形成する。
【０００９】この後、図５（ｅ） に示すように、ＲＩ
Ｅ法により酸化シリコン膜２１が露出するまでポリイミ
ド樹脂２３をエッチングする。
Ｅ法により酸化シリコン膜２１が露出するまでポリイミ
ド樹脂２３をエッチングする。
【００１０】そしてこの酸化シリコン膜２１をエッチン
グ除去し、このマスク材としての酸化シリコン膜２１の
パターンを反転させ、図５（ｆ） に示すようにベース
電極１４上に位置し、エミッタ電極との層間絶縁膜とな
るポリイミド樹脂２３が得られる。 さらに、図５（
ｇ） に示すようにエミッタ電極を形成し、最後にコレ
クタコンタクト層２をエッチングにより露出せしめコレ
クタ電極を形成しＨＢＴが完成する。 このようにし
て形成されたバイポ−ラトランジスタでは、パターン反
転法を用いて第１のマスクである酸化シリコン膜２１の
パターン反転領域となるベース電極上に絶縁層としての
ポリイミド樹脂層を設け、この上面にベース電極との短
絡を回避しつつエミッタ電極をエミッタ領域よりも大き
く形成しているため、エミッタ幅をエミッタ電極の合わ
せ余裕に依存することなく縮小することができる。従っ
て、エミッタ面積の縮小とエミッタ領域・ベース電極間
の縮小に伴い、ベースおよびコレクタ幅が縮小され、そ
の結果ベース・コレクタ間容量が低減される。 この
ような自己整合技術による微細化プロセスは、素子の高
速性の改善に非常に有効である。
グ除去し、このマスク材としての酸化シリコン膜２１の
パターンを反転させ、図５（ｆ） に示すようにベース
電極１４上に位置し、エミッタ電極との層間絶縁膜とな
るポリイミド樹脂２３が得られる。 さらに、図５（
ｇ） に示すようにエミッタ電極を形成し、最後にコレ
クタコンタクト層２をエッチングにより露出せしめコレ
クタ電極を形成しＨＢＴが完成する。 このようにし
て形成されたバイポ−ラトランジスタでは、パターン反
転法を用いて第１のマスクである酸化シリコン膜２１の
パターン反転領域となるベース電極上に絶縁層としての
ポリイミド樹脂層を設け、この上面にベース電極との短
絡を回避しつつエミッタ電極をエミッタ領域よりも大き
く形成しているため、エミッタ幅をエミッタ電極の合わ
せ余裕に依存することなく縮小することができる。従っ
て、エミッタ面積の縮小とエミッタ領域・ベース電極間
の縮小に伴い、ベースおよびコレクタ幅が縮小され、そ
の結果ベース・コレクタ間容量が低減される。 この
ような自己整合技術による微細化プロセスは、素子の高
速性の改善に非常に有効である。
【００１１】しかしながら、ベース電極とエミッタ電極
との層間絶縁膜であるポリイミド樹脂膜２３のエッジは
直角または鋭角θ１ となっており、この上層に形成さ
れるエミッタ電極はこのエッジ部分で段切れが生じてし
まうことが多いという問題があった。
との層間絶縁膜であるポリイミド樹脂膜２３のエッジは
直角または鋭角θ１ となっており、この上層に形成さ
れるエミッタ電極はこのエッジ部分で段切れが生じてし
まうことが多いという問題があった。
【００１２】
【発明が解決しようとする課題】このように従来の方法
によれば、パターン反転法を用いてベース電極上に絶縁
膜を形成しこの上層にエミッタ電極を形成するようにし
ているため、マスクの合わせ余裕の分だけ素子寸法を小
さくし、ＬＳＩの集積度及び動作速度を向上することが
できる反面、この絶縁膜のパターンエッジ部分で段切れ
が生じてしまうことが多く、素子の製造歩留まりを大幅
に低下させるという問題があった。
によれば、パターン反転法を用いてベース電極上に絶縁
膜を形成しこの上層にエミッタ電極を形成するようにし
ているため、マスクの合わせ余裕の分だけ素子寸法を小
さくし、ＬＳＩの集積度及び動作速度を向上することが
できる反面、この絶縁膜のパターンエッジ部分で段切れ
が生じてしまうことが多く、素子の製造歩留まりを大幅
に低下させるという問題があった。
【００１３】この問題は、バイポーラトランジスタの形
成のみならず、多層配線の形成等、パターン反転法を用
いて絶縁膜を形成しこの上層に導体層を形成する場合に
は常に深刻となる問題であった。
成のみならず、多層配線の形成等、パターン反転法を用
いて絶縁膜を形成しこの上層に導体層を形成する場合に
は常に深刻となる問題であった。
【００１４】本発明は前記実情に鑑みてなされたもので
、パターン反転法を用いて絶縁膜を形成しこの上層に導
体層を形成する場合に導体層の段切れを防ぎ、半導体装
置の製造歩留まりを向上することを目的とする。
、パターン反転法を用いて絶縁膜を形成しこの上層に導
体層を形成する場合に導体層の段切れを防ぎ、半導体装
置の製造歩留まりを向上することを目的とする。
【００１５】
【課題を解決するための手段】そこで本発明の第１では
、基板表面に、ガラス転移温度を有する熱硬化性材料か
らなる絶縁パターンを形成したのち、この絶縁パターン
をガラス転移温度以上に再加熱して流動化し、エッジを
まるくし、この後にこの上層に導体層を形成するように
している。
、基板表面に、ガラス転移温度を有する熱硬化性材料か
らなる絶縁パターンを形成したのち、この絶縁パターン
をガラス転移温度以上に再加熱して流動化し、エッジを
まるくし、この後にこの上層に導体層を形成するように
している。
【００１６】また本発明の第２では、基板表面に、断面
が逆テーパ状となるようにマスクパターンを形成し、こ
の上層に熱硬化性の絶縁材料を塗布し熱硬化させたのち
、このマスクパターンを除去しいわゆるパターン反転法
により絶縁パターンを形成し、さらに、この上層に導体
層を形成するようにしている。
が逆テーパ状となるようにマスクパターンを形成し、こ
の上層に熱硬化性の絶縁材料を塗布し熱硬化させたのち
、このマスクパターンを除去しいわゆるパターン反転法
により絶縁パターンを形成し、さらに、この上層に導体
層を形成するようにしている。
【００１７】望ましくはこのマスクパターンの形成を、
第１の膜と第２の膜とからなる２層構造の膜を形成し、
レジストパターンをマスクとしてこの第１の膜が第２の
膜よりもエッチング速度が大きくなるようなエッチング
条件でエッチングを行うことにより、断面逆テーパ状を
なすようにしている。
第１の膜と第２の膜とからなる２層構造の膜を形成し、
レジストパターンをマスクとしてこの第１の膜が第２の
膜よりもエッチング速度が大きくなるようなエッチング
条件でエッチングを行うことにより、断面逆テーパ状を
なすようにしている。
【００１８】また、組成が連続的に変化する多層構造の
膜を形成し、レジストパターンをマスクとして下層にい
くほどエッチング速度が徐々に大きくなるようなエッチ
ング条件でエッチングを行うようにしている。
膜を形成し、レジストパターンをマスクとして下層にい
くほどエッチング速度が徐々に大きくなるようなエッチ
ング条件でエッチングを行うようにしている。
【００１９】また望ましくはこのマスクパターンの形成
を、リンガラス層を形成し、反応性イオンエッチングと
ウエットエッチングによるサイドエッチングとによって
、リンガラスパターンを逆テーパ状にしている。
を、リンガラス層を形成し、反応性イオンエッチングと
ウエットエッチングによるサイドエッチングとによって
、リンガラスパターンを逆テーパ状にしている。
【００２０】
【作用】上記第１の方法によれば、この絶縁パターンを
ガラス転移温度を有する熱硬化性材料で構成し、これを
ガラス転移温度以上に再加熱して流動化して、エッジを
丸くし、この後にこの上層に導体層を形成するようにし
ているため、導体層の段切れは防止され、信頼性の高い
ものとなる。
ガラス転移温度を有する熱硬化性材料で構成し、これを
ガラス転移温度以上に再加熱して流動化して、エッジを
丸くし、この後にこの上層に導体層を形成するようにし
ているため、導体層の段切れは防止され、信頼性の高い
ものとなる。
【００２１】また上記第２の方法によれば、断面が逆テ
ーパ状となるようにマスクパターンを形成し、この上層
に熱硬化性の絶縁材料を塗布し熱硬化させたのち、この
マスクパターンを除去しいわゆるパターン反転法により
絶縁パターンを形成しているため、パターンエッジがな
めらかなテーパ状の絶縁パターンとなり、上層の導体層
の段切れが防止される。
ーパ状となるようにマスクパターンを形成し、この上層
に熱硬化性の絶縁材料を塗布し熱硬化させたのち、この
マスクパターンを除去しいわゆるパターン反転法により
絶縁パターンを形成しているため、パターンエッジがな
めらかなテーパ状の絶縁パターンとなり、上層の導体層
の段切れが防止される。
【００２２】望ましくは、第１の膜と第２の膜とからな
る２層構造の膜を形成し、レジストパターンをマスクと
してこの第１の膜が第２の膜よりもエッチング速度が大
きくなるようなエッチング条件でエッチングを行うこと
により、容易に断面逆テーパ状のマスクパターンを得る
ことができる。
る２層構造の膜を形成し、レジストパターンをマスクと
してこの第１の膜が第２の膜よりもエッチング速度が大
きくなるようなエッチング条件でエッチングを行うこと
により、容易に断面逆テーパ状のマスクパターンを得る
ことができる。
【００２３】また、組成が連続的に変化する多層構造の
膜を形成し、レジストパターンをマスクとして下層にい
くほどエッチング速度が徐々に大きくなるようなエッチ
ング条件でエッチングを行うようにすれば、容易に断面
逆テーパ状のマスクパターンを得ることができる。
膜を形成し、レジストパターンをマスクとして下層にい
くほどエッチング速度が徐々に大きくなるようなエッチ
ング条件でエッチングを行うようにすれば、容易に断面
逆テーパ状のマスクパターンを得ることができる。
【００２４】また望ましくは、リンガラス層を形成し、
反応性イオンエッチングとウエットエッチングによるサ
イドエッチングとによって、容易に断面逆テーパ状のリ
ンガラスパターンからなるマスクパターンを得ることが
できる。
反応性イオンエッチングとウエットエッチングによるサ
イドエッチングとによって、容易に断面逆テーパ状のリ
ンガラスパターンからなるマスクパターンを得ることが
できる。
【００２５】
【実施例】以下、本発明のｎｐｎ型バイポ―ラトランジ
スタの製造方法の一実施例を図面を参照しつつ詳細に説
明する。
スタの製造方法の一実施例を図面を参照しつつ詳細に説
明する。
【００２６】このｎｐｎ型ＡｌＧａＡｓ／ＧａＡｓバイ
ポ―ラトランジスタは、ベース電極とエミッタ電極との
間の層間絶縁膜としてポリイミド樹脂層２０を用い、エ
ミッタ電極がこのポリイミド樹脂層２０を用いたパター
ン反転法を用いて形成され、このポリイミド樹脂層２０
のエッジが再加熱により鈍角となるように形成されてい
ることを特徴とするものである。
ポ―ラトランジスタは、ベース電極とエミッタ電極との
間の層間絶縁膜としてポリイミド樹脂層２０を用い、エ
ミッタ電極がこのポリイミド樹脂層２０を用いたパター
ン反転法を用いて形成され、このポリイミド樹脂層２０
のエッジが再加熱により鈍角となるように形成されてい
ることを特徴とするものである。
【００２７】すなわち、このｎｐｎ型ＡｌＧａＡｓ／Ｇ
ａＡｓバイポ―ラトランジスタは、図１に示すように、
半絶縁性のＧａＡｓ基板１上に順次積層されたコレクタ
コンタクト層２としての膜厚５００ｎｍのｎ＋ ＧａＡ
ｓ層と、コレクタ層３としての膜厚６００ｎｍのｎ−
ＧａＡｓ層と、エミッタ層に向けてｘの値が次第に大き
くなるように変化させ伝導帯を傾斜させるようにしたグ
レーテッド構造をなすベース層４としての膜厚９０ｎｍ
のｐ＋ 型Ａｌｘ Ｇａ１−ｘ Ａｓ（ベースドーパン
トＢｅ濃度５×１０１９ｃｍ−３）、スペーサ層５とし
ての膜厚１０ｎｍのｉ型Ａｌｘ Ｇａ１−ｘ Ａｓ層（
ベース層４およびスペーサ層５を通して０→０．１）と
、エミッタ層６としての膜厚１５０ｎｍのｎ型Ａｌｘ
Ｇａ１−ｘ Ａｓ層と、エミッタコンタクト層７として
の膜厚８０ｎｍのｎ型ＩｎＧａＡｓ層とから構成され、
コレクタコンタクト層、ベース層、エミッタコンタクト
層にコンタクトするようにそれぞれコレクタ電極１２、
ベース電極１４、エミッタ電極１７が形成されている。 ここでコレクタ電極１２には、ＡｕＧｅ／Ｎｉ／Ａｕ層
、ベース電極１４にはＣｒ／Ｐｔ／Ａｕ層、エミッタ電
極１７にはＴｉ／Ｐｔ／Ａｕ層を用いている。
ａＡｓバイポ―ラトランジスタは、図１に示すように、
半絶縁性のＧａＡｓ基板１上に順次積層されたコレクタ
コンタクト層２としての膜厚５００ｎｍのｎ＋ ＧａＡ
ｓ層と、コレクタ層３としての膜厚６００ｎｍのｎ−
ＧａＡｓ層と、エミッタ層に向けてｘの値が次第に大き
くなるように変化させ伝導帯を傾斜させるようにしたグ
レーテッド構造をなすベース層４としての膜厚９０ｎｍ
のｐ＋ 型Ａｌｘ Ｇａ１−ｘ Ａｓ（ベースドーパン
トＢｅ濃度５×１０１９ｃｍ−３）、スペーサ層５とし
ての膜厚１０ｎｍのｉ型Ａｌｘ Ｇａ１−ｘ Ａｓ層（
ベース層４およびスペーサ層５を通して０→０．１）と
、エミッタ層６としての膜厚１５０ｎｍのｎ型Ａｌｘ
Ｇａ１−ｘ Ａｓ層と、エミッタコンタクト層７として
の膜厚８０ｎｍのｎ型ＩｎＧａＡｓ層とから構成され、
コレクタコンタクト層、ベース層、エミッタコンタクト
層にコンタクトするようにそれぞれコレクタ電極１２、
ベース電極１４、エミッタ電極１７が形成されている。 ここでコレクタ電極１２には、ＡｕＧｅ／Ｎｉ／Ａｕ層
、ベース電極１４にはＣｒ／Ｐｔ／Ａｕ層、エミッタ電
極１７にはＴｉ／Ｐｔ／Ａｕ層を用いている。
【００２８】また、エミッタ層６を構成するＡｌｘ Ｇ
ａ１−ｘ Ａｓ層は、ベース層５との界面より２０ｎｍ
の範囲でＡｌ０．１ Ｇａ０．９ ＡｓからＡｌ０．３
Ｇａ０．７ Ａｓまで変化させ、さらにエミッタコン
タクト層７との界面より３０ｎｍの範囲でＡｌ０．３
Ｇａ０．７ ＡｓからＧａＡｓの組成まで変化させるよ
うにする。
ａ１−ｘ Ａｓ層は、ベース層５との界面より２０ｎｍ
の範囲でＡｌ０．１ Ｇａ０．９ ＡｓからＡｌ０．３
Ｇａ０．７ Ａｓまで変化させ、さらにエミッタコン
タクト層７との界面より３０ｎｍの範囲でＡｌ０．３
Ｇａ０．７ ＡｓからＧａＡｓの組成まで変化させるよ
うにする。
【００２９】次に、このヘテロ接合バイポーラトランジ
スタの製造方法について説明する。まず、図２（ａ）
に示すように、半絶縁性のＧａＡｓ基板１表面に、コレ
クタコンタクト層２としての膜厚５００ｎｍのｎ＋ Ｇ
ａＡｓ層と、コレクタ層３としての膜厚６００ｎｍのｎ
− ＧａＡｓ層と、エミッタ層に向けてｘの値が次第に
大きくなるように変化させ伝導帯を傾斜させるようにし
たグレーテッド構造をなすベース層４としての膜厚９０
ｎｍのｐ＋ 型Ａｌｘ Ｇａ１−ｘ Ａｓ（ベースドー
パントＢｅ濃度５×１０１９ｃｍ−３）、スペーサ層５
としての膜厚１０ｎｍのｉ型Ａｌｘ Ｇａ１−ｘ Ａｓ
層（ベース層４およびスペーサ層５を通して０→０．１
）と、エミッタ層６としての膜厚１５０ｎｍのｎ型Ａｌ
ｘ Ｇａ１−ｘ Ａｓ層と、エミッタコンタクト層７と
しての膜厚８０ｎｍのｎ型ＩｎＧａＡｓ層を分子線エピ
タキシー（ＭＢＥ）法により順次堆積する。この様にし
て得られたエピタキシャルウェハを用いてＨＢＴを形成
する。
スタの製造方法について説明する。まず、図２（ａ）
に示すように、半絶縁性のＧａＡｓ基板１表面に、コレ
クタコンタクト層２としての膜厚５００ｎｍのｎ＋ Ｇ
ａＡｓ層と、コレクタ層３としての膜厚６００ｎｍのｎ
− ＧａＡｓ層と、エミッタ層に向けてｘの値が次第に
大きくなるように変化させ伝導帯を傾斜させるようにし
たグレーテッド構造をなすベース層４としての膜厚９０
ｎｍのｐ＋ 型Ａｌｘ Ｇａ１−ｘ Ａｓ（ベースドー
パントＢｅ濃度５×１０１９ｃｍ−３）、スペーサ層５
としての膜厚１０ｎｍのｉ型Ａｌｘ Ｇａ１−ｘ Ａｓ
層（ベース層４およびスペーサ層５を通して０→０．１
）と、エミッタ層６としての膜厚１５０ｎｍのｎ型Ａｌ
ｘ Ｇａ１−ｘ Ａｓ層と、エミッタコンタクト層７と
しての膜厚８０ｎｍのｎ型ＩｎＧａＡｓ層を分子線エピ
タキシー（ＭＢＥ）法により順次堆積する。この様にし
て得られたエピタキシャルウェハを用いてＨＢＴを形成
する。
【００３０】まず、図２（ｂ） に示すようにこのエピ
タキシャルウェハに素子分離用の高抵抗層をプロトン注
入により形成し、このウェハ全面にＣＶＤ法により膜厚
０．６μｍ の酸化シリコン膜２１を形成する。
タキシャルウェハに素子分離用の高抵抗層をプロトン注
入により形成し、このウェハ全面にＣＶＤ法により膜厚
０．６μｍ の酸化シリコン膜２１を形成する。
【００３１】そして、この上層にレジストパターン２２
を形成し、これをマスクとして酸化シリコン膜２１をＲ
ＩＥ法によりエッチングし、さらにウェットエッチング
により酸化シリコン層のサイドエッチングを行う。この
ときのサイドエッチング幅によりエミッタ領域とベース
電極との間隔が決まる。さらに、酸化シリコンをマスク
としてウェットエッチングによりエミッタコンタクト層
およびエミッタ層を除去し、ベース層を露出させる（図
２（ｃ） ）。
を形成し、これをマスクとして酸化シリコン膜２１をＲ
ＩＥ法によりエッチングし、さらにウェットエッチング
により酸化シリコン層のサイドエッチングを行う。この
ときのサイドエッチング幅によりエミッタ領域とベース
電極との間隔が決まる。さらに、酸化シリコンをマスク
としてウェットエッチングによりエミッタコンタクト層
およびエミッタ層を除去し、ベース層を露出させる（図
２（ｃ） ）。
【００３２】次に、図２（ｄ） に示すように、ベース
電極１４としてＣｒ／Ｐｔ／Ａｕ層を基板表面全体に蒸
着した後レジストパターン２２を溶解し、リフトオフ法
により電極パターンを形成する。
電極１４としてＣｒ／Ｐｔ／Ａｕ層を基板表面全体に蒸
着した後レジストパターン２２を溶解し、リフトオフ法
により電極パターンを形成する。
【００３３】さらに、図２（ｅ） に示すように、基板
表面全体にポリイミド樹脂のプレポリマー溶液をスピン
コート法により塗布し、このポリイミド樹脂の熱硬化温
度（３２０℃）まで段階的に加熱してポリイミド樹脂２
３とする。
表面全体にポリイミド樹脂のプレポリマー溶液をスピン
コート法により塗布し、このポリイミド樹脂の熱硬化温
度（３２０℃）まで段階的に加熱してポリイミド樹脂２
３とする。
【００３４】この後、図２（ｆ） に示すように、ＲＩ
Ｅ法により酸化シリコン膜２１が露出するまでポリイミ
ド樹脂２３をエッチングする。
Ｅ法により酸化シリコン膜２１が露出するまでポリイミ
ド樹脂２３をエッチングする。
【００３５】そしてこの酸化シリコン膜２１をエッチン
グ除去し、このマスク材としての酸化シリコン膜２１の
パターンを反転させ、図２（ｇ） に示すようにベース
電極１４上に位置し、エミッタ電極との層間絶縁膜とな
るポリイミド樹脂２３が得られる。このときポリイミド
樹脂２３のエッジは直角または鋭角θ１ となっており
、このままエミッタ電極を形成するとこのエッジ部分で
段ぎれが生じてしまう。
グ除去し、このマスク材としての酸化シリコン膜２１の
パターンを反転させ、図２（ｇ） に示すようにベース
電極１４上に位置し、エミッタ電極との層間絶縁膜とな
るポリイミド樹脂２３が得られる。このときポリイミド
樹脂２３のエッジは直角または鋭角θ１ となっており
、このままエミッタ電極を形成するとこのエッジ部分で
段ぎれが生じてしまう。
【００３６】そこで図２（ｈ） に示すように、このポ
リイミド樹脂２３のガラス転移温度よりも高温である２
９０℃３０分の熱処理を行い、ポリイミド樹脂２３のエ
ッジを鈍角θ２ とする。
リイミド樹脂２３のガラス転移温度よりも高温である２
９０℃３０分の熱処理を行い、ポリイミド樹脂２３のエ
ッジを鈍角θ２ とする。
【００３７】そしてエミッタ電極としてＴｉ／Ｐｔ／Ａ
ｕ層を形成し、さらにコレクタコンタクト層２をエッチ
ングにより露出せしめＡｕＧｅ／Ｎｉ／Ａｕ層からなる
コレクタ電極を形成し図１に示したようなＨＢＴが完成
する。
ｕ層を形成し、さらにコレクタコンタクト層２をエッチ
ングにより露出せしめＡｕＧｅ／Ｎｉ／Ａｕ層からなる
コレクタ電極を形成し図１に示したようなＨＢＴが完成
する。
【００３８】このようにして形成されたバイポ−ラトラ
ンジスタは、ベース電極とエミッタ電極との層間絶縁膜
であるポリイミド樹脂膜２３のエッジが鈍角となってい
るため、エミッタ電極の段切れもなく信頼性の高いもの
となっている。
ンジスタは、ベース電極とエミッタ電極との層間絶縁膜
であるポリイミド樹脂膜２３のエッジが鈍角となってい
るため、エミッタ電極の段切れもなく信頼性の高いもの
となっている。
【００３９】また、パターン反転法を用いているため、
マスク合わせ工程が低減され、マスク合わせに際しても
合わせ余裕があり、製造が容易である。
マスク合わせ工程が低減され、マスク合わせに際しても
合わせ余裕があり、製造が容易である。
【００４０】なお、前記実施例では、ＨＢＴの製造方法
について説明したが、ＨＢＴの製造に限定されることな
く、多層配線の形成など他のデバイス形成にも適用可能
であることはいうまでもない。
について説明したが、ＨＢＴの製造に限定されることな
く、多層配線の形成など他のデバイス形成にも適用可能
であることはいうまでもない。
【００４１】次に、本発明の第２の実施例として、集積
回路の第１層配線と第２層配線との間の層間絶縁膜に適
用した場合の実施例について説明する。
回路の第１層配線と第２層配線との間の層間絶縁膜に適
用した場合の実施例について説明する。
【００４２】まず、図３（ａ） に示すように、第１層
配線１２１〜１２３を形成した後（１１０は絶縁膜であ
る）、図３（ｂ） に示すように、その上にマスク材料
としてポリイミド樹脂１４０の反転パターンを酸化シリ
コン膜１３０で形成する。
配線１２１〜１２３を形成した後（１１０は絶縁膜であ
る）、図３（ｂ） に示すように、その上にマスク材料
としてポリイミド樹脂１４０の反転パターンを酸化シリ
コン膜１３０で形成する。
【００４３】この後図３（ｃ） に示すように、プレポ
リマー溶液をスピンコート法により塗布し、熱硬化させ
てポリイミド樹脂とする。
リマー溶液をスピンコート法により塗布し、熱硬化させ
てポリイミド樹脂とする。
【００４４】その後、図３（ｄ） に示すように、該ポ
リイミド樹脂をＲＩＥにより酸化シリコン膜が露出する
までエッチングする。
リイミド樹脂をＲＩＥにより酸化シリコン膜が露出する
までエッチングする。
【００４５】さらに、図３（ｅ） に示すように、酸化
シリコン膜１３０をＲＩＥによりエッチング除去し、ポ
リイミド樹脂による絶縁膜１４０を形成したのち、この
ポリイミド樹脂のガラス転移温度（２９０℃）以上に再
加熱し、エッジが鈍角θ２ となるようにする。
シリコン膜１３０をＲＩＥによりエッチング除去し、ポ
リイミド樹脂による絶縁膜１４０を形成したのち、この
ポリイミド樹脂のガラス転移温度（２９０℃）以上に再
加熱し、エッジが鈍角θ２ となるようにする。
【００４６】そして、図３（ｆ） に示すように、この
上層に第２層配線１５０を形成する。
上層に第２層配線１５０を形成する。
【００４７】このようにすることにより絶縁膜上での２
層電極の段切れが防止され信頼性の高い多層配線構造を
得ることができる。
層電極の段切れが防止され信頼性の高い多層配線構造を
得ることができる。
【００４８】なお、この場合もポリイミド樹脂形成にお
いては感光性ポリイミドを用い直接パターンを形成する
ようにすることも可能である。
いては感光性ポリイミドを用い直接パターンを形成する
ようにすることも可能である。
【００４９】次に本発明の第３の実施例として、リンガ
ラス層を、反応性イオンエッチングとウエットエッチン
グによるサイドエッチングとによって、断面逆テーパ状
に加工しこれをマスクパターンとして、エッジのなだら
かなポリイミド膜からなる層間絶縁膜としての絶縁膜パ
ターン２３を形成するようにしたことを特徴とするもの
である。
ラス層を、反応性イオンエッチングとウエットエッチン
グによるサイドエッチングとによって、断面逆テーパ状
に加工しこれをマスクパターンとして、エッジのなだら
かなポリイミド膜からなる層間絶縁膜としての絶縁膜パ
ターン２３を形成するようにしたことを特徴とするもの
である。
【００５０】すなわち、このｎｐｎ型ＡｌＧａＡｓ／Ｇ
ａＡｓバイポ―ラトランジスタは、実施例１とほぼ同様
の構造を有するもので、図１に示したように、半絶縁性
のＧａＡｓ基板１上に順次積層されたコレクタコンタク
ト層２としての膜厚５００ｎｍのｎ＋ ＧａＡｓ層と、
コレクタ層３としての膜厚６００ｎｍのｎ− ＧａＡｓ
層と、エミッタ層に向けてｘの値が次第に大きくなるよ
うに変化させ伝導帯を傾斜させるようにしたグレーテッ
ド構造をなすベース層４としての膜厚９０ｎｍのｐ＋
型Ａｌｘ Ｇａ１−ｘ Ａｓ（ベースドーパントＢｅ濃
度５×１０１９ｃｍ−３）、スペーサ層５としての膜厚
１０ｎｍのｉ型Ａｌｘ Ｇａ１−ｘ Ａｓ層（ベース層
４およびスペーサ層５を通して０→０．１）と、エミッ
タ層６としての膜厚１５０ｎｍのｎ型Ａｌｘ Ｇａ１−
ｘ Ａｓ層と、エミッタコンタクト層７としての膜厚８
０ｎｍのｎ型ＩｎＧａＡｓ層とから構成され、コレクタ
コンタクト層、ベース層、エミッタコンタクト層にコン
タクトするようにそれぞれコレクタ電極１２、ベース電
極１４、エミッタ電極１７が形成されている。
ａＡｓバイポ―ラトランジスタは、実施例１とほぼ同様
の構造を有するもので、図１に示したように、半絶縁性
のＧａＡｓ基板１上に順次積層されたコレクタコンタク
ト層２としての膜厚５００ｎｍのｎ＋ ＧａＡｓ層と、
コレクタ層３としての膜厚６００ｎｍのｎ− ＧａＡｓ
層と、エミッタ層に向けてｘの値が次第に大きくなるよ
うに変化させ伝導帯を傾斜させるようにしたグレーテッ
ド構造をなすベース層４としての膜厚９０ｎｍのｐ＋
型Ａｌｘ Ｇａ１−ｘ Ａｓ（ベースドーパントＢｅ濃
度５×１０１９ｃｍ−３）、スペーサ層５としての膜厚
１０ｎｍのｉ型Ａｌｘ Ｇａ１−ｘ Ａｓ層（ベース層
４およびスペーサ層５を通して０→０．１）と、エミッ
タ層６としての膜厚１５０ｎｍのｎ型Ａｌｘ Ｇａ１−
ｘ Ａｓ層と、エミッタコンタクト層７としての膜厚８
０ｎｍのｎ型ＩｎＧａＡｓ層とから構成され、コレクタ
コンタクト層、ベース層、エミッタコンタクト層にコン
タクトするようにそれぞれコレクタ電極１２、ベース電
極１４、エミッタ電極１７が形成されている。
【００５１】次に、このヘテロ接合バイポーラトランジ
スタの製造方法について説明する。まず、図４（ａ）
に示すように、実施例１とまったく同様に半絶縁性のＧ
ａＡｓ基板１表面に、分子線エピタキシー（ＭＢＥ）法
により順次コレクタコンタクト層２、コレクタ層３、グ
レーテッド構造をなすベース層４、スペーサ層５、エミ
ッタ層６、エミッタコンタクト層７を順次堆積してエピ
タキシャルウェハを形成する。 この後図４（ｂ）
に示すように、このようにして得られたエピタキシャル
ウェハを用いて、まず、素子分離用の高抵抗層をプロト
ン注入により形成し、このウェハ全面にＣＶＤ法により
膜厚０．６μｍのリンを含む酸化シリコン膜（リンガラ
ス）４１を形成する。このとき酸化シリコン膜の堆積と
同時に下層から上層に向かってリン濃度が１×１０２０
ｃｍ−３から０まで徐々に変化するように同時ドーピン
グを行うことによってリンガラスを形成する。
スタの製造方法について説明する。まず、図４（ａ）
に示すように、実施例１とまったく同様に半絶縁性のＧ
ａＡｓ基板１表面に、分子線エピタキシー（ＭＢＥ）法
により順次コレクタコンタクト層２、コレクタ層３、グ
レーテッド構造をなすベース層４、スペーサ層５、エミ
ッタ層６、エミッタコンタクト層７を順次堆積してエピ
タキシャルウェハを形成する。 この後図４（ｂ）
に示すように、このようにして得られたエピタキシャル
ウェハを用いて、まず、素子分離用の高抵抗層をプロト
ン注入により形成し、このウェハ全面にＣＶＤ法により
膜厚０．６μｍのリンを含む酸化シリコン膜（リンガラ
ス）４１を形成する。このとき酸化シリコン膜の堆積と
同時に下層から上層に向かってリン濃度が１×１０２０
ｃｍ−３から０まで徐々に変化するように同時ドーピン
グを行うことによってリンガラスを形成する。
【００５２】そして、この上層にレジストパターン２２
を形成し、これをマスクとしてリンガラス膜４１をＲＩ
Ｅ法によりエッチングし、さらにウェットエッチングに
より酸化シリコン層のサイドエッチングを行う。このと
きのサイドエッチング幅によりエミッタ領域とベース電
極との間隔が決まる。さらに、下層から上層にむかって
リン濃度が低くなっているためエッチング速度が遅くな
り、開孔断面が逆テーパ形状となる。そしてさらにこの
リンガラス４１をマスクとしてウェットエッチングによ
りエミッタコンタクト層およびエミッタ層を除去し、ベ
ース層を露出させる（図４（ｃ） ）。
を形成し、これをマスクとしてリンガラス膜４１をＲＩ
Ｅ法によりエッチングし、さらにウェットエッチングに
より酸化シリコン層のサイドエッチングを行う。このと
きのサイドエッチング幅によりエミッタ領域とベース電
極との間隔が決まる。さらに、下層から上層にむかって
リン濃度が低くなっているためエッチング速度が遅くな
り、開孔断面が逆テーパ形状となる。そしてさらにこの
リンガラス４１をマスクとしてウェットエッチングによ
りエミッタコンタクト層およびエミッタ層を除去し、ベ
ース層を露出させる（図４（ｃ） ）。
【００５３】次に、図４（ｄ） に示すように、ベース
電極１４としてＣｒ／Ｐｔ／Ａｕ層を基板表面全体に蒸
着した後レジストパターン２２を溶解し、リフトオフ法
により電極パターンを形成する。
電極１４としてＣｒ／Ｐｔ／Ａｕ層を基板表面全体に蒸
着した後レジストパターン２２を溶解し、リフトオフ法
により電極パターンを形成する。
【００５４】さらに、図４（ｅ） に示すように、基板
表面全体にポリイミド樹脂のプレポリマー溶液をスピン
コート法により塗布し、このポリイミド樹脂の熱硬化温
度（３２０℃）まで段階的に加熱してポリイミド樹脂２
３とする。
表面全体にポリイミド樹脂のプレポリマー溶液をスピン
コート法により塗布し、このポリイミド樹脂の熱硬化温
度（３２０℃）まで段階的に加熱してポリイミド樹脂２
３とする。
【００５５】この後、図４（ｆ） に示すように、ＲＩ
Ｅ法によりリンガラス膜４１が露出するまでポリイミド
樹脂２３をエッチングする。
Ｅ法によりリンガラス膜４１が露出するまでポリイミド
樹脂２３をエッチングする。
【００５６】そしてこのリンガラス膜４１をエッチング
除去し、このマスク材としてのリンガラス膜４１のパタ
ーンを反転させ、図４（ｇ） に示すようにベース電極
１４上に位置し、エミッタ電極との層間絶縁膜となるポ
リイミド樹脂２３が得られる。このときポリイミド樹脂
２３のエッジは鈍角θ２ となっている。
除去し、このマスク材としてのリンガラス膜４１のパタ
ーンを反転させ、図４（ｇ） に示すようにベース電極
１４上に位置し、エミッタ電極との層間絶縁膜となるポ
リイミド樹脂２３が得られる。このときポリイミド樹脂
２３のエッジは鈍角θ２ となっている。
【００５７】そしてエミッタ電極としてＴｉ／Ｐｔ／Ａ
ｕ層を形成し、さらにコレクタコンタクト層２をエッチ
ングにより露出せしめＡｕＧｅ／Ｎｉ／Ａｕ層からなる
コレクタ電極を形成し図１に示したようなＨＢＴが完成
する。
ｕ層を形成し、さらにコレクタコンタクト層２をエッチ
ングにより露出せしめＡｕＧｅ／Ｎｉ／Ａｕ層からなる
コレクタ電極を形成し図１に示したようなＨＢＴが完成
する。
【００５８】このようにして形成されたバイポ−ラトラ
ンジスタも実施例１と同様、ベース電極とエミッタ電極
との層間絶縁膜であるポリイミド樹脂膜２３のエッジが
鈍角となっているため、エミッタ電極の段切れもなく信
頼性の高いものとなっている。 また、パターン反転
法を用いているため、マスク合わせ工程が低減され、マ
スク合わせに際しても合わせ余裕があり、製造が容易で
ある。
ンジスタも実施例１と同様、ベース電極とエミッタ電極
との層間絶縁膜であるポリイミド樹脂膜２３のエッジが
鈍角となっているため、エミッタ電極の段切れもなく信
頼性の高いものとなっている。 また、パターン反転
法を用いているため、マスク合わせ工程が低減され、マ
スク合わせに際しても合わせ余裕があり、製造が容易で
ある。
【００５９】なお、前記実施例ではマスクパターンの形
成に、組成が連続的に変化するリンガラス層を用いたが
、連続的ではなく段階的に変化するようにしてもよい。
成に、組成が連続的に変化するリンガラス層を用いたが
、連続的ではなく段階的に変化するようにしてもよい。
【００６０】また、酸化シリコン膜と窒化シリコン膜の
２層構造としたり、あるいは窒化シリコン膜の窒素組成
を変化させるようにしてもよい。
２層構造としたり、あるいは窒化シリコン膜の窒素組成
を変化させるようにしてもよい。
【００６１】さらに、途中でエッチング条件を変化させ
、断面がテーパ状をなすようにしてもよい。
、断面がテーパ状をなすようにしてもよい。
【００６２】
【発明の効果】以上説明したように本発明の第１によれ
ば、パターン反転法を用いて絶縁パターンを形成しこの
上層に導体層を形成するに際し、この絶縁層を熱硬化性
を備えかつガラス転移温度を有する絶縁材料で構成し、
これをガラス転移温度以上に再加熱して流動化して、エ
ッジを丸くした後にこの上層に導体層を形成するように
しているため、導体層の段切れは防止され、半導体装置
の製造歩留まりを大幅に向上することができる。
ば、パターン反転法を用いて絶縁パターンを形成しこの
上層に導体層を形成するに際し、この絶縁層を熱硬化性
を備えかつガラス転移温度を有する絶縁材料で構成し、
これをガラス転移温度以上に再加熱して流動化して、エ
ッジを丸くした後にこの上層に導体層を形成するように
しているため、導体層の段切れは防止され、半導体装置
の製造歩留まりを大幅に向上することができる。
【００６３】本発明の第２によれば、断面が逆テーパ状
となるようにマスクパターンを形成し、この上層に熱硬
化性の絶縁材料を塗布し熱硬化させたのち、このマスク
パターンを除去しいわゆるパターン反転法により絶縁パ
ターンを形成しているため、パターンエッジがなめらか
なテーパ状の絶縁パターンとなり、上層の導体層の段切
れが防止される。
となるようにマスクパターンを形成し、この上層に熱硬
化性の絶縁材料を塗布し熱硬化させたのち、このマスク
パターンを除去しいわゆるパターン反転法により絶縁パ
ターンを形成しているため、パターンエッジがなめらか
なテーパ状の絶縁パターンとなり、上層の導体層の段切
れが防止される。
【図１】本発明実施例の半導体装置を示す図
【図２】同
半導体装置の製造工程図
半導体装置の製造工程図
【図３】本発明の第２の実施例の半導体装置の製造工程
図
図
【図４】本発明の第３の実施例の半導体装置の製造工程
図
図
【図５】従来例のバイポ−ラトランジスタの製造工程図
１ 半絶縁性のＧａＡｓ基板、
２ コレクタコンタクト層
３ コレクタ層
４ ベース層
５ スペーサ層
６ エミッタ層、
７ エミッタコンタクト層
２１ 酸化シリコン膜
２２ レジストパターン
２３ ポリイミド膜
４１ リンガラス
１１０ 絶縁膜
１２１〜１２３ 第１層配線
１３０ 酸化シリコン膜
１４０ ポリイミド樹脂
１５０ 第２層配線。
Claims (2)
- 【請求項１】 素子形成のなされた半導体基板表面に
、ガラス転移温度を有する熱硬化性の絶縁パターンを形
成し熱硬化させる絶縁パターン形成工程と、前記絶縁パ
ターンをガラス転移温度以上に再加熱する再加熱工程と
、この再加熱された絶縁パターンの上層に導体層を形成
する導体層形成工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項２】 素子形成のなされた半導体基板表面に
、断面が逆テーパ状となるようにマスクパターンを形成
するマスクパターン形成工程と、この上層に熱硬化性の
絶縁材料を塗布し熱硬化させ、前記マスクパターンを除
去することによって、パターン反転法により絶縁パター
ンを形成する絶縁パターン形成工程と、この上層に導体
層を形成する導体層形成工程とを含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3299195A JPH04363020A (ja) | 1990-11-28 | 1991-11-14 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-327299 | 1990-11-28 | ||
| JP32729990 | 1990-11-28 | ||
| JP3299195A JPH04363020A (ja) | 1990-11-28 | 1991-11-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04363020A true JPH04363020A (ja) | 1992-12-15 |
Family
ID=26561827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3299195A Pending JPH04363020A (ja) | 1990-11-28 | 1991-11-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04363020A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1041254A (ja) * | 1996-07-24 | 1998-02-13 | Sony Corp | オーミック電極およびその形成方法 |
| KR100232679B1 (ko) * | 1996-11-27 | 1999-12-01 | 구본준 | 액정표시장치의 제조방법 및 그 구조 |
| KR100251096B1 (ko) * | 1996-11-23 | 2000-05-01 | 구본준 | 액정표시장치의 제조방법 및 그 제조방법으로 제조되는 액정표시장치 |
| JP2025521952A (ja) * | 2022-06-28 | 2025-07-10 | 上海積塔半導体有限公司 | 金属微細構造及び半導体デバイスの製造方法 |
-
1991
- 1991-11-14 JP JP3299195A patent/JPH04363020A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1041254A (ja) * | 1996-07-24 | 1998-02-13 | Sony Corp | オーミック電極およびその形成方法 |
| KR100251096B1 (ko) * | 1996-11-23 | 2000-05-01 | 구본준 | 액정표시장치의 제조방법 및 그 제조방법으로 제조되는 액정표시장치 |
| KR100232679B1 (ko) * | 1996-11-27 | 1999-12-01 | 구본준 | 액정표시장치의 제조방법 및 그 구조 |
| US6614493B1 (en) | 1996-11-27 | 2003-09-02 | Lg. Philips Lcd Co., Ltd. | Liquid crystal display and method of manufacturing the same |
| JP2025521952A (ja) * | 2022-06-28 | 2025-07-10 | 上海積塔半導体有限公司 | 金属微細構造及び半導体デバイスの製造方法 |
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