JPH04364068A - 半導体メモリセルとその形成方法 - Google Patents
半導体メモリセルとその形成方法Info
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- JPH04364068A JPH04364068A JP3138106A JP13810691A JPH04364068A JP H04364068 A JPH04364068 A JP H04364068A JP 3138106 A JP3138106 A JP 3138106A JP 13810691 A JP13810691 A JP 13810691A JP H04364068 A JPH04364068 A JP H04364068A
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリセル、特に
１トランジスタ・１キャパシタ型半導体メモリセルとそ
の形成方法に関する。
１トランジスタ・１キャパシタ型半導体メモリセルとそ
の形成方法に関する。
【０００２】
【従来の技術】ＭＯＳダイナミックメモリは、１９７０
年の１ｋビット・ダイナミック・ランダム・アクセス・
メモリの発売を出発点として、３年に４倍の割合で大規
模化がなされ、そのメモリセルの面積は一世代に０．３
〜０．４倍に縮小されてきた。メモリセルを縮小しても
ソフトエラー耐性を低下させないために、セル容量の確
保が重要な問題となっている。
年の１ｋビット・ダイナミック・ランダム・アクセス・
メモリの発売を出発点として、３年に４倍の割合で大規
模化がなされ、そのメモリセルの面積は一世代に０．３
〜０．４倍に縮小されてきた。メモリセルを縮小しても
ソフトエラー耐性を低下させないために、セル容量の確
保が重要な問題となっている。
【０００３】この問題を解決する方法の一つに１９８９
シンポジウム・オン・ブイエルエスアイ・テクノロジー
・ダイジェスト・オブ・テクニカルペーパーズ（１９８
９ＳＹＭＰＯＳＩＵＭ ＯＮ ＶＬＳＩ ＴＥＣ
ＨＮＯＬＯＧＹ ＤＩＧＥＳＴＯＦ ＴＥＣＨＮＩ
ＣＡＬ ＰＡＰＥＲＳ）、６９ページで述べられてい
る方法がある。
シンポジウム・オン・ブイエルエスアイ・テクノロジー
・ダイジェスト・オブ・テクニカルペーパーズ（１９８
９ＳＹＭＰＯＳＩＵＭ ＯＮ ＶＬＳＩ ＴＥＣ
ＨＮＯＬＯＧＹ ＤＩＧＥＳＴＯＦ ＴＥＣＨＮＩ
ＣＡＬ ＰＡＰＥＲＳ）、６９ページで述べられてい
る方法がある。
【０００４】この方法では、図８に示すようにＰ型シリ
コン基板１に形成されたＭＯＳトランジスタの一方のソ
ース・ドレイン領域５−１上に、蓄積電極として、中空
，柱状の導電部材８を形成し、その外壁のみでなく、内
壁も容量部として利用することにより、セル面積の増大
を抑えながら大きな容量を確保しようとしている。
コン基板１に形成されたＭＯＳトランジスタの一方のソ
ース・ドレイン領域５−１上に、蓄積電極として、中空
，柱状の導電部材８を形成し、その外壁のみでなく、内
壁も容量部として利用することにより、セル面積の増大
を抑えながら大きな容量を確保しようとしている。
【０００５】
【発明が解決しようとする課題】この導電部材８は、こ
の導電部材８の周囲に存在した絶縁膜に、導電体膜を堆
積し、それをエッチバックすることにより形成されてい
る。そのため、図８に示されるように、導電部材８の上
側の端部は鋭く、尖っている。その為、この部分に電界
集中が生じ、容量を形成する絶縁膜の耐圧を低下させ、
メモリセルの信頼性を落とす原因となっている。
の導電部材８の周囲に存在した絶縁膜に、導電体膜を堆
積し、それをエッチバックすることにより形成されてい
る。そのため、図８に示されるように、導電部材８の上
側の端部は鋭く、尖っている。その為、この部分に電界
集中が生じ、容量を形成する絶縁膜の耐圧を低下させ、
メモリセルの信頼性を落とす原因となっている。
【０００６】本発明の目的は、このような、中空で、柱
状な蓄積電極の上端面を平坦にすることにより、この部
分への電界集中をなくし、信頼性の高い蓄積電極を形成
することができる半導体メモリセルとその形成方法を提
供することにある。
状な蓄積電極の上端面を平坦にすることにより、この部
分への電界集中をなくし、信頼性の高い蓄積電極を形成
することができる半導体メモリセルとその形成方法を提
供することにある。
【０００７】
【課題を解決するための手段】本発明のメモリセルは、
一つのＭＯＳトランジスタと、該ＭＯＳトランジスタの
ソース・ドレイン領域の一方に容量部が接続され、他方
にビット線が接続されて成る半導体メモリセルにおいて
、前記容量部が前記一方のソース・ドレイン領域に接続
される柱状で中空かつ、その上端面が平坦な導電部材と
、該導電部材の表面に形成される誘電体膜と、該誘電体
膜上に形成される対向電極を有しているというものであ
る。
一つのＭＯＳトランジスタと、該ＭＯＳトランジスタの
ソース・ドレイン領域の一方に容量部が接続され、他方
にビット線が接続されて成る半導体メモリセルにおいて
、前記容量部が前記一方のソース・ドレイン領域に接続
される柱状で中空かつ、その上端面が平坦な導電部材と
、該導電部材の表面に形成される誘電体膜と、該誘電体
膜上に形成される対向電極を有しているというものであ
る。
【０００８】本発明の半導体メモリセルの形成方法は、
半導体基板にＭＯＳトランジスタを形成する工程と、前
記ＭＯＳトランジスタの一方のソース・ドレイン領域に
接続する導電体膜を被着し、該導電体膜のうち、前記一
方のソース・ドレイン領域上を除く部分の前記導電体膜
を薄くし、前記導電体膜に凸部を形成する工程と、該凸
部の側壁に耐エッチング部材を形成し、しかる後に、前
記導電体膜をエッチングし、前記耐エッチング部材の外
側の部分の前記導電体膜を完全に除去した時点でエッチ
ングを停止することにより、前記耐エッチング部材の下
側に、中空で、柱状かつ、その上面が、平坦で、さらに
その底部が前記一方のソース・ドレインに接続された導
電部材を形成する工程と、前記、耐エッチング部材を除
去する工程と、前記導電部材表面に誘電体膜を形成する
工程と、該誘電体膜上に対向電極を形成する工程とを含
んで構成される。
半導体基板にＭＯＳトランジスタを形成する工程と、前
記ＭＯＳトランジスタの一方のソース・ドレイン領域に
接続する導電体膜を被着し、該導電体膜のうち、前記一
方のソース・ドレイン領域上を除く部分の前記導電体膜
を薄くし、前記導電体膜に凸部を形成する工程と、該凸
部の側壁に耐エッチング部材を形成し、しかる後に、前
記導電体膜をエッチングし、前記耐エッチング部材の外
側の部分の前記導電体膜を完全に除去した時点でエッチ
ングを停止することにより、前記耐エッチング部材の下
側に、中空で、柱状かつ、その上面が、平坦で、さらに
その底部が前記一方のソース・ドレインに接続された導
電部材を形成する工程と、前記、耐エッチング部材を除
去する工程と、前記導電部材表面に誘電体膜を形成する
工程と、該誘電体膜上に対向電極を形成する工程とを含
んで構成される。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１は本発明のメモリセルの一実施例の断
面図である。メモリセルは、ＭＯＳトランジスタと容量
部とを有している。ＭＯＳトランジスタは、Ｐ型シリコ
ン基板１に形成されたＮ型ソース・ドレイン領域５−１
，５−２と、ゲート酸化膜３を介して積層されたゲート
電極４とで構成され、ゲート電極４は、第１層間絶縁膜
６および、第２層間絶縁膜７に形成されたコンタクト孔
１２を通してビット線１３とＮ型ソース・ドレイン領域
５−２が接続されている。
面図である。メモリセルは、ＭＯＳトランジスタと容量
部とを有している。ＭＯＳトランジスタは、Ｐ型シリコ
ン基板１に形成されたＮ型ソース・ドレイン領域５−１
，５−２と、ゲート酸化膜３を介して積層されたゲート
電極４とで構成され、ゲート電極４は、第１層間絶縁膜
６および、第２層間絶縁膜７に形成されたコンタクト孔
１２を通してビット線１３とＮ型ソース・ドレイン領域
５−２が接続されている。
【００１１】容量部はＮ型ソース・ドレイン領域５−１
に接続された柱状で中空（別の言い方をすればリング状
）、かつその上の上端面が平坦な導電体部材８よりなる
蓄積電極とセルプレート１０（対向電極）と両者を隔絶
する容量絶縁膜９（誘電体膜）とからなる。セルプレー
ト１０とビット線１３とは、第３層間絶縁膜１１で隔絶
され、素子分離はシリコン基板１に形成された酸化シリ
コン膜２によりなされている。
に接続された柱状で中空（別の言い方をすればリング状
）、かつその上の上端面が平坦な導電体部材８よりなる
蓄積電極とセルプレート１０（対向電極）と両者を隔絶
する容量絶縁膜９（誘電体膜）とからなる。セルプレー
ト１０とビット線１３とは、第３層間絶縁膜１１で隔絶
され、素子分離はシリコン基板１に形成された酸化シリ
コン膜２によりなされている。
【００１２】図２〜図７は、本発明のメモリセルの形成
方法の一実施例を説明する為の工程順に示した半導体チ
ップの断面図である。
方法の一実施例を説明する為の工程順に示した半導体チ
ップの断面図である。
【００１３】まず、図２に示すように面方位（１００）
のＰ型シリコン基板１に熱酸化により約４０ｎｍの図示
しないマスク酸化膜を形成し、次にＣＶＤ法により、図
示しない窒化シリコン膜を約１２０ｎｍの厚さに堆積し
、フォトリソグラフィ技術とドライエッチング技術によ
り、所定領域上にマスク酸化膜と窒化シリコン膜が残る
様にパターニングした後、熱酸化することにより厚さ６
００ｎｍの酸化シリコン膜２を形成して素子領域を区画
する。そして、窒化シリコン膜とマスク酸化膜をウェッ
トエッチング除去する。
のＰ型シリコン基板１に熱酸化により約４０ｎｍの図示
しないマスク酸化膜を形成し、次にＣＶＤ法により、図
示しない窒化シリコン膜を約１２０ｎｍの厚さに堆積し
、フォトリソグラフィ技術とドライエッチング技術によ
り、所定領域上にマスク酸化膜と窒化シリコン膜が残る
様にパターニングした後、熱酸化することにより厚さ６
００ｎｍの酸化シリコン膜２を形成して素子領域を区画
する。そして、窒化シリコン膜とマスク酸化膜をウェッ
トエッチング除去する。
【００１４】次に９５０℃酸化雰囲気で酸化して素子領
域に厚さ２０ｎｍのゲート酸化膜３を形成する。ＣＶＤ
法により多結晶シリコン膜５００ｎｍの厚さに堆積し、
通常のフォトリソグラフィ技術とドライエッチング技術
によりゲート電極４を形成する。
域に厚さ２０ｎｍのゲート酸化膜３を形成する。ＣＶＤ
法により多結晶シリコン膜５００ｎｍの厚さに堆積し、
通常のフォトリソグラフィ技術とドライエッチング技術
によりゲート電極４を形成する。
【００１５】次に、図３に示すように、ヒ素を加速エネ
ルギー１００ｋｅＶ，ドーズ量５×１０１５／ｃｍ２
で注入し、Ｎ型ソース・ドレイン領域５−１，５−２を
形成する。次に、ウェットエッチングでゲート電極４の
直下のゲート酸化膜３のみを残して他を除去する。次に
ＣＶＤ法により酸化シリコン膜を堆積しこれを第１層間
絶縁膜６とする。ひき続き、ＣＶＤ法により窒化シリコ
ン膜を堆積し、これを第２層間絶縁膜７とする。
ルギー１００ｋｅＶ，ドーズ量５×１０１５／ｃｍ２
で注入し、Ｎ型ソース・ドレイン領域５−１，５−２を
形成する。次に、ウェットエッチングでゲート電極４の
直下のゲート酸化膜３のみを残して他を除去する。次に
ＣＶＤ法により酸化シリコン膜を堆積しこれを第１層間
絶縁膜６とする。ひき続き、ＣＶＤ法により窒化シリコ
ン膜を堆積し、これを第２層間絶縁膜７とする。
【００１６】次に、図４に示すように、Ｎ型ソース・ド
レイン領域５−１上の第１層間絶縁膜６と第２層間絶縁
膜７の一部を通常のフォトリソグラフィ技術とドライエ
ッチング技術を用いてエッチング除去し、ＣＶＤ法によ
り多結晶シリコン膜１６を堆積し、リンを熱拡散したの
ち、通常のフォトリソグラフィ技術を用いて、レジスト
膜１４をパターニングし、続いて、ドライエッチング技
術を用いて、レジスト膜１４のない部分の多結晶シリコ
ン膜１６をエッチングし、薄くすることによって、図５
に示すように多結晶シリコン膜１６に凸部を形成する。 次いでレジスト膜１４を除去し全面に、ＣＶＤ法により
酸化シリコン膜を堆積した後、エッチバックを行ない、
多結晶シリコン膜８の凸部の側壁にのみ酸化シリコン膜
１５を形成する。さらに、その状態から、ドライエッチ
ング技術を用いて、多結晶シリコン膜１６をエッチング
し、酸化シリコン膜１５の外側部分の多結晶シリコン膜
１６が、なくなった時点でエッチングを停止すると、図
５に示した多結晶シリコン膜１６の凸部の高さに応じ、
Ｎ型ソース・ドレイン領域５−１の上側、および酸化シ
リコン膜１５の下側には、多結晶シリコン膜１６が残り
、図６に示す導電体部材８が形成される。
レイン領域５−１上の第１層間絶縁膜６と第２層間絶縁
膜７の一部を通常のフォトリソグラフィ技術とドライエ
ッチング技術を用いてエッチング除去し、ＣＶＤ法によ
り多結晶シリコン膜１６を堆積し、リンを熱拡散したの
ち、通常のフォトリソグラフィ技術を用いて、レジスト
膜１４をパターニングし、続いて、ドライエッチング技
術を用いて、レジスト膜１４のない部分の多結晶シリコ
ン膜１６をエッチングし、薄くすることによって、図５
に示すように多結晶シリコン膜１６に凸部を形成する。 次いでレジスト膜１４を除去し全面に、ＣＶＤ法により
酸化シリコン膜を堆積した後、エッチバックを行ない、
多結晶シリコン膜８の凸部の側壁にのみ酸化シリコン膜
１５を形成する。さらに、その状態から、ドライエッチ
ング技術を用いて、多結晶シリコン膜１６をエッチング
し、酸化シリコン膜１５の外側部分の多結晶シリコン膜
１６が、なくなった時点でエッチングを停止すると、図
５に示した多結晶シリコン膜１６の凸部の高さに応じ、
Ｎ型ソース・ドレイン領域５−１の上側、および酸化シ
リコン膜１５の下側には、多結晶シリコン膜１６が残り
、図６に示す導電体部材８が形成される。
【００１７】次に、導電体部材８を熱酸化した後、ＣＶ
Ｄ法により多結晶シリコン膜を堆積させ、リンを熱拡散
し、フォトリソグラフィ技術とドライエッチング技術に
よりパターニングし、図７に示す容量絶縁膜９とセルプ
レート１０を得る。
Ｄ法により多結晶シリコン膜を堆積させ、リンを熱拡散
し、フォトリソグラフィ技術とドライエッチング技術に
よりパターニングし、図７に示す容量絶縁膜９とセルプ
レート１０を得る。
【００１８】次に、ＣＶＤ法により酸化シリコン膜より
成る第３層間絶縁膜１１を堆積した後、コンタクト孔１
２を開孔し、アルミニウム膜でビット線１３を形成する
ことにより図１に示す構造のメモリセルが得られる。
成る第３層間絶縁膜１１を堆積した後、コンタクト孔１
２を開孔し、アルミニウム膜でビット線１３を形成する
ことにより図１に示す構造のメモリセルが得られる。
【００１９】以上の説明においては、容量絶縁膜９とし
て、シリコンの熱酸化膜を用いたが容量を大きくするこ
と、信頼性を高めることを主目的として酸化シリコン膜
と窒化シリコン膜のどちらか一方、あるいは両方を用い
て１層〜３層構造としても良い。
て、シリコンの熱酸化膜を用いたが容量を大きくするこ
と、信頼性を高めることを主目的として酸化シリコン膜
と窒化シリコン膜のどちらか一方、あるいは両方を用い
て１層〜３層構造としても良い。
【００２０】また、本実施例においては、ビット線１３
をアルミニウム膜とし、蓄積電極の上側を通すとしたが
、アルミニウムをこれよりも隔点の高いポリサイドなど
に変え、蓄積電極の下側を通しても良い。
をアルミニウム膜とし、蓄積電極の上側を通すとしたが
、アルミニウムをこれよりも隔点の高いポリサイドなど
に変え、蓄積電極の下側を通しても良い。
【００２１】
【発明の効果】以上説明した様に、本発明によれば、蓄
積電極の構成要素として、柱状，中空でかつ、その上端
面が平坦な導電体部材を用いている為、その上端面が、
鋭角的に尖っている場合に比べ、容量絶縁膜の耐圧が、
向上し、信頼性が増大するという効果が得られる。
積電極の構成要素として、柱状，中空でかつ、その上端
面が平坦な導電体部材を用いている為、その上端面が、
鋭角的に尖っている場合に比べ、容量絶縁膜の耐圧が、
向上し、信頼性が増大するという効果が得られる。
【図１】本発明のメモリセルの一実施例の断面図である
。
。
【図２】本発明のメモリセルの形成方法の一実施例を説
明するための断面図である。
明するための断面図である。
【図３】本発明のメモリセルの形成方法の一実施例を説
明するための断面図である。
明するための断面図である。
【図４】本発明のメモリセルの形成方法の一実施例を説
明するための断面図である。
明するための断面図である。
【図５】本発明のメモリセルの形成方法の一実施例を説
明するための断面図である。
明するための断面図である。
【図６】本発明のメモリセルの形成方法の一実施例を説
明するための断面図である。
明するための断面図である。
【図７】本発明のメモリセルの形成方法の一実施例を説
明するための断面図である。
明するための断面図である。
【図８】従来のメモリセルの一例を示す断面図である。
１ Ｐ型シリコン基板
２ 酸化シリコン膜
３ ゲート酸化膜
４ ゲート電極
５−１，５−２ Ｎ型ソース・ドレイン領域６
第１層間絶縁膜 ７ 第２層間絶縁膜 ８ 導電体部材 ９ 容量絶縁膜 １０ セルプレート １１ 第３層膜絶縁膜 １２ コンタクト孔 １３ ビット線 １４ レジスト １５ 酸化シリコン膜 １６ 多結晶シリコン膜
第１層間絶縁膜 ７ 第２層間絶縁膜 ８ 導電体部材 ９ 容量絶縁膜 １０ セルプレート １１ 第３層膜絶縁膜 １２ コンタクト孔 １３ ビット線 １４ レジスト １５ 酸化シリコン膜 １６ 多結晶シリコン膜
Claims (2)
- 【請求項１】 一つのＭＯＳトランジスタと、該ＭＯ
Ｓトランジスタのソース・ドレイン領域の一方に容量部
が接続され、他方にビット線が接続されて成る半導体メ
モリセルにおいて、前記容量部が前記一方のソース・ド
レイン領域に接続される柱状で中空かつ、その上端面が
平坦な導電部材と、該導電部材の表面に形成される誘電
体膜と、該誘電体膜上に形成される対向電極を有してい
ることを特徴とする半導体メモリセル。 - 【請求項２】 半導体基板にＭＯＳトランジスタを形
成する工程と、前記ＭＯＳトランジスタの一方のソース
・ドレイン領域に接続する導電体膜を被着し、該導電体
膜のうち、前記一方のソース・ドレイン領域上を除く部
分の前記導電体膜を薄くし、前記導電体膜に凸部を形成
する工程と、該凸部の側壁に耐エッチング部材を形成し
、しかる後に、前記導電体膜をエッチングし、前記耐エ
ッチング部材の外側の部分の前記導電体膜を完全に除去
した時点でエッチングを停止することにより前記耐エッ
チング部材の下側に、中空で、柱状かつ、その上面が、
平坦で、さらにその底部が前記一方のソース・ドレイン
に接続された導電部材を形成する工程と、前記、耐エッ
チング部材を除去する工程と、前記導電部材表面に誘電
体膜を形成する工程と、該導電体膜上に対向電極を形成
する工程とを含むことを特徴とする半導体メモリセルの
形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3138106A JP2827579B2 (ja) | 1991-06-11 | 1991-06-11 | 半導体メモリセルとその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3138106A JP2827579B2 (ja) | 1991-06-11 | 1991-06-11 | 半導体メモリセルとその形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04364068A true JPH04364068A (ja) | 1992-12-16 |
| JP2827579B2 JP2827579B2 (ja) | 1998-11-25 |
Family
ID=15214092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3138106A Expired - Lifetime JP2827579B2 (ja) | 1991-06-11 | 1991-06-11 | 半導体メモリセルとその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2827579B2 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01293648A (ja) * | 1988-05-23 | 1989-11-27 | Nec Corp | 半導体装置 |
| JPH02267962A (ja) * | 1989-04-07 | 1990-11-01 | Nec Corp | 半導体メモリセルとその製造方法 |
| JPH03110863A (ja) * | 1989-09-26 | 1991-05-10 | Nec Corp | 容量ポリシリコンの形成方法 |
| JPH04137759A (ja) * | 1990-09-28 | 1992-05-12 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| JPH04304670A (ja) * | 1991-04-01 | 1992-10-28 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
-
1991
- 1991-06-11 JP JP3138106A patent/JP2827579B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH01293648A (ja) * | 1988-05-23 | 1989-11-27 | Nec Corp | 半導体装置 |
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| JP2827579B2 (ja) | 1998-11-25 |
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