JP2565111B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置及びその
製造方法に関し、特にスタック型容量を有する半導体記
憶装置及びその製造方法に関する。
製造方法に関し、特にスタック型容量を有する半導体記
憶装置及びその製造方法に関する。
【０００２】
【従来の技術】半導体記憶装置は、年々高集積化が進ん
でいる。高集積化を実現するためにキャパシタ構造は、
より小さな面積でより大きな容量値を得るために、平面
的な構造から立体的な構造が使われるようになり、その
中でスタック型容量と呼ばれるものがある。従来の半導
体記憶装置及びその製造方法は、例えばＩＥＥＥ Ｔｒ
ａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅｓ，ＶＯＬ，ＥＤ−２７，Ｎｏ．８，Ａｕｇ
１９８０，Ｐ．１５９６〜１６０１に示すようなものが
ある。
でいる。高集積化を実現するためにキャパシタ構造は、
より小さな面積でより大きな容量値を得るために、平面
的な構造から立体的な構造が使われるようになり、その
中でスタック型容量と呼ばれるものがある。従来の半導
体記憶装置及びその製造方法は、例えばＩＥＥＥ Ｔｒ
ａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅｓ，ＶＯＬ，ＥＤ−２７，Ｎｏ．８，Ａｕｇ
１９８０，Ｐ．１５９６〜１６０１に示すようなものが
ある。
【０００３】すなわち、図７及び図８に示すように、Ｐ
型シリコン基板１にフィールド酸化膜２を形成し、ゲー
ト酸化膜３、第一のポリシリコン膜を順次成長させ、リ
ソグラフィー技術を用いて、第一のポリシリコン膜から
なるワード線（ゲート電極）４をパターニングし、パタ
ーニングされたワード線４とフィールド酸化膜２をマス
クとしてＮ型不純物イオン（例えばＰなど）をイオン注
入してＮ＋ 型拡散層５を形成し、第一の層間絶縁膜６
を形成する。つづいてＮ＋ 型拡散層５と下部容量電極
８とを接続するための容量コンタクト７を開孔して、第
二のポリシリコン膜を膜厚４０００〜５０００Åで全面
に形成し、パターニングすることにより、下部容量電極
８を形成し、下部容量電極８を覆うように、容量絶縁膜
９を膜厚８０〜１００Åで形成し、さらに容量絶縁膜９
を覆うように上部容量電極１０を形成する。つづいて第
二の層間絶縁膜１１を形成して、ビット線コンタクト１
２を形成し、最後にビット線１３を形成する。
型シリコン基板１にフィールド酸化膜２を形成し、ゲー
ト酸化膜３、第一のポリシリコン膜を順次成長させ、リ
ソグラフィー技術を用いて、第一のポリシリコン膜から
なるワード線（ゲート電極）４をパターニングし、パタ
ーニングされたワード線４とフィールド酸化膜２をマス
クとしてＮ型不純物イオン（例えばＰなど）をイオン注
入してＮ＋ 型拡散層５を形成し、第一の層間絶縁膜６
を形成する。つづいてＮ＋ 型拡散層５と下部容量電極
８とを接続するための容量コンタクト７を開孔して、第
二のポリシリコン膜を膜厚４０００〜５０００Åで全面
に形成し、パターニングすることにより、下部容量電極
８を形成し、下部容量電極８を覆うように、容量絶縁膜
９を膜厚８０〜１００Åで形成し、さらに容量絶縁膜９
を覆うように上部容量電極１０を形成する。つづいて第
二の層間絶縁膜１１を形成して、ビット線コンタクト１
２を形成し、最後にビット線１３を形成する。
【０００４】
【発明が解決しようとする課題】この従来の半導体記憶
装置及びその製造方法では、半導体記憶装置の高集積化
に伴う素子寸法の縮少に対して、容量電極の表面積が小
さくなるので十分な容量値が得られなくなるという問題
点があった。
装置及びその製造方法では、半導体記憶装置の高集積化
に伴う素子寸法の縮少に対して、容量電極の表面積が小
さくなるので十分な容量値が得られなくなるという問題
点があった。
【０００５】
【課題を解決するための手段】本発明は、半導体基板上
に設けられた、容量絶縁膜を下部容量電極と上部容量電
極とで挟んだスタック型キャパシタを有し、スイッチン
グトランジスタの片方の拡散層と前記下部容量電極とが
容量コンタクトで接続されていて、前記容量コンタクト
が前記下部容量電極からはみ出して設けられていること
を特徴とする半導体記憶装置であり、また、Ｐ型シリコ
ン基板にフィールド酸化膜を形成し、ゲート酸化膜を形
成し、ワード線を形成し、Ｎ＋ 型拡散層を形成し、第
一の層間絶縁膜を形成し、容量コンタクトを形成し、下
部容量電極を前記容量コンタクト内の途中でエッチング
を止めるように形成し、容量絶縁膜を形成し、上部容量
電極を形成し、第二の層間絶縁膜を形成し、ビット線コ
ンタクトを形成し、ビット線を形成することを特徴とす
る半導体記憶装置の製造方法である。
に設けられた、容量絶縁膜を下部容量電極と上部容量電
極とで挟んだスタック型キャパシタを有し、スイッチン
グトランジスタの片方の拡散層と前記下部容量電極とが
容量コンタクトで接続されていて、前記容量コンタクト
が前記下部容量電極からはみ出して設けられていること
を特徴とする半導体記憶装置であり、また、Ｐ型シリコ
ン基板にフィールド酸化膜を形成し、ゲート酸化膜を形
成し、ワード線を形成し、Ｎ＋ 型拡散層を形成し、第
一の層間絶縁膜を形成し、容量コンタクトを形成し、下
部容量電極を前記容量コンタクト内の途中でエッチング
を止めるように形成し、容量絶縁膜を形成し、上部容量
電極を形成し、第二の層間絶縁膜を形成し、ビット線コ
ンタクトを形成し、ビット線を形成することを特徴とす
る半導体記憶装置の製造方法である。
【０００６】
【作用】本発明においては、下部容量電極からはみ出し
て容量コンタクトを設けることにより、容量コンタクト
内にも下部容量電極を形成し、容量コンタクト内の下部
容量電極の側壁をも容量電極として利用することにより
容量電極面積を増加させることができるものである。
て容量コンタクトを設けることにより、容量コンタクト
内にも下部容量電極を形成し、容量コンタクト内の下部
容量電極の側壁をも容量電極として利用することにより
容量電極面積を増加させることができるものである。
【０００７】
【実施例】本発明の実施例について図面を参照して説明
する。 ［実施例１］図１〜図３は、本発明の第１の実施例に係
る半導体記憶装置及びその製造方法の断面図で、図４
は、その平面図である。図１〜図３および図４に示すよ
うに、本発明の第１の実施例の半導体記憶装置は、Ｐ型
シリコン基板１上に設けられた、下部容量電極８と上部
容量電極１０とで容量絶縁膜９を挟んだスタック型キャ
パシタを有し、Ｎ＋ 型拡散層５と下部容量電極８とを
接続する容量コンタクト７が下部容量電極８から、図３
及び図４のように、はみ出して設けられ（距離ｘ）、容
量コンタクト７内の下部容量電極８の側壁をもキャパシ
タ面積として利用する構造となっている。即ち、容量コ
ンタクトが前記下部容量電極からはみ出して設けられて
いる、とは前記下部容量電極が前記容量コンタクトの内
側に設けられていることである。また、Ｎ＋ 型拡散層
５と容量コンタクト７は、前記Ｎ＋ 型拡散層５上に容
量コンタクトを設けるように位置（関係）している。
する。 ［実施例１］図１〜図３は、本発明の第１の実施例に係
る半導体記憶装置及びその製造方法の断面図で、図４
は、その平面図である。図１〜図３および図４に示すよ
うに、本発明の第１の実施例の半導体記憶装置は、Ｐ型
シリコン基板１上に設けられた、下部容量電極８と上部
容量電極１０とで容量絶縁膜９を挟んだスタック型キャ
パシタを有し、Ｎ＋ 型拡散層５と下部容量電極８とを
接続する容量コンタクト７が下部容量電極８から、図３
及び図４のように、はみ出して設けられ（距離ｘ）、容
量コンタクト７内の下部容量電極８の側壁をもキャパシ
タ面積として利用する構造となっている。即ち、容量コ
ンタクトが前記下部容量電極からはみ出して設けられて
いる、とは前記下部容量電極が前記容量コンタクトの内
側に設けられていることである。また、Ｎ＋ 型拡散層
５と容量コンタクト７は、前記Ｎ＋ 型拡散層５上に容
量コンタクトを設けるように位置（関係）している。
【０００８】また、本発明の第１の実施例の半導体記憶
装置の製造方法は、図１及び図４に示す様に、Ｐ型シリ
コン基板１にフィールド酸化膜２を膜厚５０００〜６０
００Åで形成し、ゲート酸化膜３を形成し、ワード線４
をパターニングし、ワード線４とフィールド酸化膜２を
マスクとしてＮ型不純物イオン（例えばＰなど）をイオ
ン注入してＮ＋ 型拡散層５を形成し、第一の層間絶縁
膜６を形成し、Ｎ＋ 型拡散層５と下部容量電極８とを
接続する容量コンタクト７を形成するためのレジストパ
ターン（フォトレジスト）１４を形成する。つづいて、
図２及び図４に示すように、レジストパターン１４をマ
スクとしてドライエッチングを行ない容量コンタクト７
を形成し、第二のポリシリコン膜１５を膜厚４０００〜
５０００Åで全面に形成し、下部容量電極８を形成する
ためのレジストパターン１６を形成する。
装置の製造方法は、図１及び図４に示す様に、Ｐ型シリ
コン基板１にフィールド酸化膜２を膜厚５０００〜６０
００Åで形成し、ゲート酸化膜３を形成し、ワード線４
をパターニングし、ワード線４とフィールド酸化膜２を
マスクとしてＮ型不純物イオン（例えばＰなど）をイオ
ン注入してＮ＋ 型拡散層５を形成し、第一の層間絶縁
膜６を形成し、Ｎ＋ 型拡散層５と下部容量電極８とを
接続する容量コンタクト７を形成するためのレジストパ
ターン（フォトレジスト）１４を形成する。つづいて、
図２及び図４に示すように、レジストパターン１４をマ
スクとしてドライエッチングを行ない容量コンタクト７
を形成し、第二のポリシリコン膜１５を膜厚４０００〜
５０００Åで全面に形成し、下部容量電極８を形成する
ためのレジストパターン１６を形成する。
【０００９】つづいて、図３及び図４に示すように、レ
ジストパターン１６をマスクとして第二のポリシリコン
膜１５にドライエッチングを施し、下部容量電極８を形
成する。この時、第二のポリシリコン膜１５へのドライ
エッチングは、容量コンタクト７内の途中までエッチン
グが進んだ時点で止める様にして、オーバーエッチング
によってＰ型シリコン基板１がエッチングされるのを防
ぐ。つづいて、下部容量電極８を覆うように容量絶縁膜
９を膜厚８０〜１００Åで形成し、さらに容量絶縁膜９
を覆うように上部容量電極１０を形成し、第二の層間絶
縁膜１１を形成して、ビット線コンタクト１２を形成
し、最後にビット線１３を形成する。このように、従
来、下部電極は拡散層と接続するためのコンタクトを覆
うように形成されるが、この実施例１では容量コンタク
トの一部を下部容量電極の外側まで広ろげ、下部容量電
極を容量コンタクト内まで掘り下げるように形成するも
のである。ただし、Ｎ＋ 型拡散層（基板）が掘れるの
を防ぐため、容量コンタクト内途中まで掘り下げるもの
である。
ジストパターン１６をマスクとして第二のポリシリコン
膜１５にドライエッチングを施し、下部容量電極８を形
成する。この時、第二のポリシリコン膜１５へのドライ
エッチングは、容量コンタクト７内の途中までエッチン
グが進んだ時点で止める様にして、オーバーエッチング
によってＰ型シリコン基板１がエッチングされるのを防
ぐ。つづいて、下部容量電極８を覆うように容量絶縁膜
９を膜厚８０〜１００Åで形成し、さらに容量絶縁膜９
を覆うように上部容量電極１０を形成し、第二の層間絶
縁膜１１を形成して、ビット線コンタクト１２を形成
し、最後にビット線１３を形成する。このように、従
来、下部電極は拡散層と接続するためのコンタクトを覆
うように形成されるが、この実施例１では容量コンタク
トの一部を下部容量電極の外側まで広ろげ、下部容量電
極を容量コンタクト内まで掘り下げるように形成するも
のである。ただし、Ｎ＋ 型拡散層（基板）が掘れるの
を防ぐため、容量コンタクト内途中まで掘り下げるもの
である。
【００１０】［実施例２］次に、本発明の第２の実施例
について図５、図６を参照して説明する。図５は、本発
明の第２の実施例に係る半導体記憶装置及びその製造方
法の断面図で、図６はその平面図である。本発明の第２
の実施例の半導体記憶装置は、容量コンタクト７が下部
容量電極８からはみ出して設けられ（距離ｘ）、かつ、
フィールド酸化膜２が下部容量電極８の内側に設けられ
て（距離ｙ）、下部容量電極８が、容量コンタクト７内
の底部までエッチングされている構造となっている。即
ち、下部容量電極の内側に設けられているとは、前記フ
ィールド酸化膜２の外側に前記下部容量電極８が設けら
れているということである。
について図５、図６を参照して説明する。図５は、本発
明の第２の実施例に係る半導体記憶装置及びその製造方
法の断面図で、図６はその平面図である。本発明の第２
の実施例の半導体記憶装置は、容量コンタクト７が下部
容量電極８からはみ出して設けられ（距離ｘ）、かつ、
フィールド酸化膜２が下部容量電極８の内側に設けられ
て（距離ｙ）、下部容量電極８が、容量コンタクト７内
の底部までエッチングされている構造となっている。即
ち、下部容量電極の内側に設けられているとは、前記フ
ィールド酸化膜２の外側に前記下部容量電極８が設けら
れているということである。
【００１１】また、本発明の第２の実施例の半導体記憶
装置の製造方法は、第１の実施例と同様に下部容量電極
８まで形成する。この時、下部容量電極８は、フィール
ド酸化膜２をエッチングストッパーとして、Ｐ型シリコ
ン基板１をエッチングすることなく、オーバーエッチン
グを施すことができ、容量コンタクト７内の底部までエ
ッチングされる。つづいて、第１の実施例と同様にビッ
ト線１３まで形成する。この実施例では、フィールド酸
化膜２を下部容量電極８の内側に設けることにより、下
部容量電極８を形成するときにオーバーエッチングを可
能とし、製造マージンを広げることができる。また、下
部容量電極８の側壁が容量コンタクト７内の底部まで形
成されるので、容量電極面積をさらに増加させることが
できる。この実施例２では、容量コンタクト部のフィー
ルドパターンをつめることにより下部容量電極を容量コ
ンタクト内まで掘り下げるときに、フィールド酸化膜が
ストッパーになりＮ＋ 型拡散層が掘れるのを防ぐこと
ができ、オーバーエッチングが可能となるため、エッチ
ング残りが生じにくくなるものである。
装置の製造方法は、第１の実施例と同様に下部容量電極
８まで形成する。この時、下部容量電極８は、フィール
ド酸化膜２をエッチングストッパーとして、Ｐ型シリコ
ン基板１をエッチングすることなく、オーバーエッチン
グを施すことができ、容量コンタクト７内の底部までエ
ッチングされる。つづいて、第１の実施例と同様にビッ
ト線１３まで形成する。この実施例では、フィールド酸
化膜２を下部容量電極８の内側に設けることにより、下
部容量電極８を形成するときにオーバーエッチングを可
能とし、製造マージンを広げることができる。また、下
部容量電極８の側壁が容量コンタクト７内の底部まで形
成されるので、容量電極面積をさらに増加させることが
できる。この実施例２では、容量コンタクト部のフィー
ルドパターンをつめることにより下部容量電極を容量コ
ンタクト内まで掘り下げるときに、フィールド酸化膜が
ストッパーになりＮ＋ 型拡散層が掘れるのを防ぐこと
ができ、オーバーエッチングが可能となるため、エッチ
ング残りが生じにくくなるものである。
【００１２】
【発明の効果】以上説明したように、本発明によれば、
下部容量電極からはみ出して容量コンタクトを設けるこ
とにより、容量コンタクト内にも下部容量電極を形成
し、容量コンタクト内の下部容量電極の側壁をも容量電
極として利用することにより容量電極面積を増加させる
ことができる。このことにより、半導体記憶装置の高集
積化に伴い素子寸法が小さくなっても十分に高い容量値
を確保することができ、また、これにより、セル面積を
増大させることなく、かつ製造工程を複雑にすることな
く、セル容量値を増加させることができるという効果を
奏するものである。
下部容量電極からはみ出して容量コンタクトを設けるこ
とにより、容量コンタクト内にも下部容量電極を形成
し、容量コンタクト内の下部容量電極の側壁をも容量電
極として利用することにより容量電極面積を増加させる
ことができる。このことにより、半導体記憶装置の高集
積化に伴い素子寸法が小さくなっても十分に高い容量値
を確保することができ、また、これにより、セル面積を
増大させることなく、かつ製造工程を複雑にすることな
く、セル容量値を増加させることができるという効果を
奏するものである。
【図１】本発明の実施例１に係る半導体記憶装置とその
製造方法を示す断面図である。
製造方法を示す断面図である。
【図２】 本発明の実施例１に係る半導体記憶装置とそ
の製造方法を示す断面図で［図１］に続くものである。
の製造方法を示す断面図で［図１］に続くものである。
【図３】 本発明の実施例１に係る半導体記憶装置とそ
の製造方法を示す断面図で［図２］に続くものである。
の製造方法を示す断面図で［図２］に続くものである。
【図４】本発明の実施例１に係る半導体記憶装置とその
製造方法を示す平面図である。
製造方法を示す平面図である。
【図５】本発明の実施例２に係る半導体記憶装置とその
製造方法を示す断面図である。
製造方法を示す断面図である。
【図６】本発明の実施例２に係る半導体記憶装置とその
製造方法を示す平面図である。
製造方法を示す平面図である。
【図７】従来の半導体記憶装置とその製造方法を示す断
面図である。
面図である。
【図８】従来の半導体記憶装置とその製造方法を示す平
面図である。
面図である。
１．シリコン基板 ２．フィールド酸化膜 ３．ゲート酸化膜 ４．ワード線 ５．Ｎ＋ 型拡散層 ６．第一の層間絶縁膜 ７．容量コンタクト ８．下部容量電極 ９．容量絶縁膜 １０．上部容量電極 １１．第二の層間絶縁膜 １２．ビット線コンタクト １３．ビット線 １４、１６．フォトレジスト １５．第二のポリシリコン膜
Claims (4)
- 【請求項１】 半導体基板上に設けられた、容量絶縁膜
を下部容量電極と上部容量電極とで挟んだスタック型キ
ャパシタを有し、スイッチングトランジスタの片方の拡
散層と前記下部容量電極とが容量コンタクトで接続され
ていて、前記容量コンタクトが前記下部容量電極からは
み出して設けられていることを特徴とする半導体記憶装
置。 - 【請求項２】 フィールド酸化膜が、前記下部容量電極
の内側に設けられている請求項１記載の半導体記憶装
置。 - 【請求項３】 Ｐ型シリコン基板にフィールド酸化膜を
形成し、ゲート酸化膜を形成し、ワード線を形成し、Ｎ
＋ 型拡散層を形成し、第一の層間絶縁膜を形成し、容
量コンタクトを形成し、下部容量電極を前記容量コンタ
クト内の途中でエッチングを止めるように形成し、容量
絶縁膜を形成し、上部容量電極を形成し、第二の層間絶
縁膜を形成し、ビット線コンタクトを形成し、ビット線
を形成することを特徴とする請求項１記載の半導体記憶
装置の製造方法。 - 【請求項４】 Ｐ型シリコン基板にフィールド酸化膜を
形成し、ゲート酸化膜を形成し、ワード線を形成し、Ｎ
＋ 型拡散層を形成し、第一の層間絶縁膜を形成し、容
量コンタクトを形成し、前記フィールド酸化膜をエッチ
ングストッパーとして、下部容量電極を前記容量コンタ
クト内の底部までエッチングし、容量絶縁膜を形成し、
上部容量電極を形成し、第二の層間絶縁膜を形成し、ビ
ット線コンタクトを形成し、ビット線を形成することを
特徴とする請求項２記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5259326A JP2565111B2 (ja) | 1993-09-22 | 1993-09-22 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5259326A JP2565111B2 (ja) | 1993-09-22 | 1993-09-22 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0794599A JPH0794599A (ja) | 1995-04-07 |
| JP2565111B2 true JP2565111B2 (ja) | 1996-12-18 |
Family
ID=17332540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5259326A Expired - Lifetime JP2565111B2 (ja) | 1993-09-22 | 1993-09-22 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2565111B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5585998A (en) * | 1995-12-22 | 1996-12-17 | International Business Machines Corporation | Isolated sidewall capacitor with dual dielectric |
| US5712759A (en) * | 1995-12-22 | 1998-01-27 | International Business Machines Corporation | Sidewall capacitor with L-shaped dielectric |
| US5914851A (en) * | 1995-12-22 | 1999-06-22 | International Business Machines Corporation | Isolated sidewall capacitor |
| US5633781A (en) * | 1995-12-22 | 1997-05-27 | International Business Machines Corporation | Isolated sidewall capacitor having a compound plate electrode |
-
1993
- 1993-09-22 JP JP5259326A patent/JP2565111B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0794599A (ja) | 1995-04-07 |
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