JPH0436416B2 - - Google Patents
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- JPH0436416B2 JPH0436416B2 JP60282418A JP28241885A JPH0436416B2 JP H0436416 B2 JPH0436416 B2 JP H0436416B2 JP 60282418 A JP60282418 A JP 60282418A JP 28241885 A JP28241885 A JP 28241885A JP H0436416 B2 JPH0436416 B2 JP H0436416B2
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- alu
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3868—Bypass control, i.e. possibility to transfer an operand unchanged to the output
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Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、CPUからの命令の処理に係わるも
ので、特にALUを用いてデータの保持を行なう
ためのデータ保持方法に関する。
ので、特にALUを用いてデータの保持を行なう
ためのデータ保持方法に関する。
［発明の技術的背景とその問題点］
一般に、CPUからの命令処理過程において、
ALUの果たす役割は以下の通りである。まず第
１に命令の論理演算、第２にフラグの変化のため
の演算、第３にアドレス設定のための演算等であ
る。なお、演算を行なう必要のないサイクルで
は、ALUには無意味なデータが存在している。
ALUの果たす役割は以下の通りである。まず第
１に命令の論理演算、第２にフラグの変化のため
の演算、第３にアドレス設定のための演算等であ
る。なお、演算を行なう必要のないサイクルで
は、ALUには無意味なデータが存在している。
ところで、CPUの開発にあつては、限られた
内部バス、およびレジスタ等でいかに効率良く、
且つ実行サイクル数の少ない命令を実現するかが
課題となつている。しかし、現状ではテンポラリ
レジスタや内部バス等のハードウエアの追加なし
に効率良く命令を処理することはほぼ限界にあ
る。
内部バス、およびレジスタ等でいかに効率良く、
且つ実行サイクル数の少ない命令を実現するかが
課題となつている。しかし、現状ではテンポラリ
レジスタや内部バス等のハードウエアの追加なし
に効率良く命令を処理することはほぼ限界にあ
る。
［発明の目的］
本発明は上記のような事情に鑑みてなされたも
ので、その目的とするところは、ALUの無機能
サイクルを利用してこのALUにデータの保持機
能を持たせることによりハードウエアを追加する
ことなく、より効率の良い命令の処理を実現でき
るALUを用いたデータ保持方法を提供すること
である。
ので、その目的とするところは、ALUの無機能
サイクルを利用してこのALUにデータの保持機
能を持たせることによりハードウエアを追加する
ことなく、より効率の良い命令の処理を実現でき
るALUを用いたデータ保持方法を提供すること
である。
［発明の概要］
すなわち、本発明においては、上記の目的を達
成するために、ALUが演算の必要のないサイク
ルでは全く機能しておらず、無意味なデータが存
在していることに着目し、このALUにデータの
保持を行なわせるようにしたもので、ALUの無
機能サイクル（空サイクル）にこのALUにデー
タをロードし、ALUによる演算結果が入力デー
タと同じになるようにALUのフアンクシヨンを
コントロールするようにしている。
成するために、ALUが演算の必要のないサイク
ルでは全く機能しておらず、無意味なデータが存
在していることに着目し、このALUにデータの
保持を行なわせるようにしたもので、ALUの無
機能サイクル（空サイクル）にこのALUにデー
タをロードし、ALUによる演算結果が入力デー
タと同じになるようにALUのフアンクシヨンを
コントロールするようにしている。
［発明の実施例］
以下、本発明の一実施例について図面を参照し
て説明する。第１図は本発明方法を実現するにあ
たり必要となるハードウエア構成を示しており、
ここでは説明を簡単にするために必要な機能ブロ
ツクのみを抽出して示している。第１図に示すシ
ステムは、ALU１１、８つの８ビツトレジスタ
２０ａ，２０ｂ，２１ａ，２１ｂ，２２，２３，
２４ａ，２４ｂおよび５本の内部バス１２，１
４，１５，１７，１９から構成されている。そし
て、アドレスは16ビツトから成り、上位８ビツト
は内部バスのBHバス１２からAHバス１３に出
力され、下位８ビツトは内部バスのBLバス１４
またはBIバス１５からALバス１６に出力され
る。一方、データは８ビツトで、内部バスのBY
バス１７からDBバス１８へ出力され、このDB
バス１８から内部バスのBYバス１７あるいはBI
バス１５に入力されるようになつている。
て説明する。第１図は本発明方法を実現するにあ
たり必要となるハードウエア構成を示しており、
ここでは説明を簡単にするために必要な機能ブロ
ツクのみを抽出して示している。第１図に示すシ
ステムは、ALU１１、８つの８ビツトレジスタ
２０ａ，２０ｂ，２１ａ，２１ｂ，２２，２３，
２４ａ，２４ｂおよび５本の内部バス１２，１
４，１５，１７，１９から構成されている。そし
て、アドレスは16ビツトから成り、上位８ビツト
は内部バスのBHバス１２からAHバス１３に出
力され、下位８ビツトは内部バスのBLバス１４
またはBIバス１５からALバス１６に出力され
る。一方、データは８ビツトで、内部バスのBY
バス１７からDBバス１８へ出力され、このDB
バス１８から内部バスのBYバス１７あるいはBI
バス１５に入力されるようになつている。
上記ALU１１のＸ入力はBXバス１９から、Ｙ
入力はBYバス１７からそれぞれ供給されるよう
になつており、このALU１１の演算結果はBIバ
ス１５あるいはBYバス１７へ出力される。
入力はBYバス１７からそれぞれ供給されるよう
になつており、このALU１１の演算結果はBIバ
ス１５あるいはBYバス１７へ出力される。
上記８つの８ビツトレジスタ２０ａ，２０ｂ，
２１ａ，２１ｂ，２２，２３，２４ａ，２４ｂは
それぞれ、プログラムカウンタが２バイトでPHレ
ジスタ２０ａ（上位バイト）とPLレジスタ２０ｂ
（下位バイト）、インクリメンタデクリメンタが２
バイトでIHレジスタ２１ａ（上位バイト）とILレ
ジスタ２１ｂ（下位バイト）、汎用レジスタが２バ
イトでＴレジスタ２２とＵレジスタ２３、および
アドレス修飾レジスタが２バイトでXHレジスタ
２４ａ（上位バイト）とXLレジスタ２４ｂ（下位
バイト）から成る。また、上記BXバス１９と上
記BIバス１５はEXIパス２５によつて接続され
ており、上記BXバス１９と上記BLバス１４は
EXLパス２６によつて接続されている。なお、
RBXパス２７は、BXバス１９のデータを全て零
（“00”）にするためのものである。
２１ａ，２１ｂ，２２，２３，２４ａ，２４ｂは
それぞれ、プログラムカウンタが２バイトでPHレ
ジスタ２０ａ（上位バイト）とPLレジスタ２０ｂ
（下位バイト）、インクリメンタデクリメンタが２
バイトでIHレジスタ２１ａ（上位バイト）とILレ
ジスタ２１ｂ（下位バイト）、汎用レジスタが２バ
イトでＴレジスタ２２とＵレジスタ２３、および
アドレス修飾レジスタが２バイトでXHレジスタ
２４ａ（上位バイト）とXLレジスタ２４ｂ（下位
バイト）から成る。また、上記BXバス１９と上
記BIバス１５はEXIパス２５によつて接続され
ており、上記BXバス１９と上記BLバス１４は
EXLパス２６によつて接続されている。なお、
RBXパス２７は、BXバス１９のデータを全て零
（“00”）にするためのものである。
次に、AIM（And Immidiate Data）命令のイ
ンデツクスモードを例にとつて、本発明によるデ
ータ保持方法について説明する。この命令は、
RAMの内容とイミデイエイトデータとの論理積
を取り、その結果をRAMに格納するものであ
る。
ンデツクスモードを例にとつて、本発明によるデ
ータ保持方法について説明する。この命令は、
RAMの内容とイミデイエイトデータとの論理積
を取り、その結果をRAMに格納するものであ
る。
すなわち、AIM命令は、
RAMのデータをアキユームレータに格納す
る。
る。
アキユームレータのデータとイミデイエイト
データとの論理積を取り、その結果をアキユー
ムレータに格納する。
データとの論理積を取り、その結果をアキユー
ムレータに格納する。
アキユームレータのデータをRAMに格納す
る。
る。
という３つの命令をひとつにまとめた複合命令で
ある。通常、インデツクスモードの命令は２バイ
トから成り、１バイトめはオペレーシヨンコー
ド、２バイトめはインデツクスオフセツトデータ
というフオーマツトになつている。しかし、
AIM命令の場合は、イミデイエイトデータのオ
ペランドが１バイト増加して３バイト命令であ
る。従つて、このAIM命令でもインデツクスモ
ードの例にならつて２バイトめをインデツクスオ
フセツトデータとするのが自然であり、必然的に
３バイトめがイミデイエイトデータということに
なる。このフオーマツトに従い、本発明方法によ
るAIM命令の処理過程を説明する。なお、第２
図にこれから説明するサイクル１〜８の動作を概
略的な図として一括して示す。第２図において、
Ｒ／はリードモードからライトモードかを表す
もので、リードモードを１で、ライトモードを０
で、ライトモード以外を１で表わしている。具体
例にはサイクル１，２，３，５，８がリードモー
ド、サイクル４，６がライトモード以外、サイク
ル７がライトモードである。
ある。通常、インデツクスモードの命令は２バイ
トから成り、１バイトめはオペレーシヨンコー
ド、２バイトめはインデツクスオフセツトデータ
というフオーマツトになつている。しかし、
AIM命令の場合は、イミデイエイトデータのオ
ペランドが１バイト増加して３バイト命令であ
る。従つて、このAIM命令でもインデツクスモ
ードの例にならつて２バイトめをインデツクスオ
フセツトデータとするのが自然であり、必然的に
３バイトめがイミデイエイトデータということに
なる。このフオーマツトに従い、本発明方法によ
るAIM命令の処理過程を説明する。なお、第２
図にこれから説明するサイクル１〜８の動作を概
略的な図として一括して示す。第２図において、
Ｒ／はリードモードからライトモードかを表す
もので、リードモードを１で、ライトモードを０
で、ライトモード以外を１で表わしている。具体
例にはサイクル１，２，３，５，８がリードモー
ド、サイクル４，６がライトモード以外、サイク
ル７がライトモードである。
サイクル１
オペレーシヨンコードに附随するアドレスが、
上位バイトはAHバス１３を介してBHバス１２
上に出力され、下位バイトはALバス１６を介し
てBLバス１４上に出力される。インクリメンタ
デクリメンタとして働くIHレジスタ２１ａ、IL
レジスタ２１ｂには、上記アドレスの上位バイト
がBHバス１２からIHレジスタ２１ａに、BLバ
ス１４からILレジスタ２１ｂにそれぞれ読み込
まれ、これらIHレジスタ２１ａおよびILレジス
タ２１ｂに読み込まれたアドレスデータが１イン
クリメントされる。
上位バイトはAHバス１３を介してBHバス１２
上に出力され、下位バイトはALバス１６を介し
てBLバス１４上に出力される。インクリメンタ
デクリメンタとして働くIHレジスタ２１ａ、IL
レジスタ２１ｂには、上記アドレスの上位バイト
がBHバス１２からIHレジスタ２１ａに、BLバ
ス１４からILレジスタ２１ｂにそれぞれ読み込
まれ、これらIHレジスタ２１ａおよびILレジス
タ２１ｂに読み込まれたアドレスデータが１イン
クリメントされる。
サイクル２
上記IHレジスタ２１ａおよびILレジスタ２１
ｂに読み込まれて１インクリメントされたアドレ
スデータは、インデツクスオフセツトデータアド
レスとして、BHバス１２、AHバス１３および
BLバス１４、ALバス１６をそれぞれ介してメモ
リに供給される。これによつて、メモリからDB
バス１８上にインデツクスオフセツトデータが読
み出される。その後、上記インデツクスオフセツ
トデータアドレスは、AHバス１３、BHバス１
２およびALバス１６、BLバス１４を介してIH
レジスタ２１ａ、ILレジスタ２１ｂに読み込ま
れ、このインデツクスオフセツトデータアドレス
が１インクリメントされる。
ｂに読み込まれて１インクリメントされたアドレ
スデータは、インデツクスオフセツトデータアド
レスとして、BHバス１２、AHバス１３および
BLバス１４、ALバス１６をそれぞれ介してメモ
リに供給される。これによつて、メモリからDB
バス１８上にインデツクスオフセツトデータが読
み出される。その後、上記インデツクスオフセツ
トデータアドレスは、AHバス１３、BHバス１
２およびALバス１６、BLバス１４を介してIH
レジスタ２１ａ、ILレジスタ２１ｂに読み込ま
れ、このインデツクスオフセツトデータアドレス
が１インクリメントされる。
サイクル３
前サイクル２でIHレジスタ２１ａおよびILレ
ジスタ２１ｂに読み込まれ１インクリメントされ
たインデツクスオフセツトデータアドレスは、イ
ミデイエイトデータアドレスとしてBHバス１
２、AHバス１３およびBLバス１４、ALバス１
６をそれぞれ介してメモリに供給される。これに
よつて、DBバス１８上にはメモリからイミデイ
エイトデータが読み出される。次に、RBXパス
２７を介してBXバス１９を“00”に設定して
ALU１１のＸ入力として、前サイクル２でDBバ
ス１８上に読み出したインデツクスオフセツトデ
ータをＹ入力としてBYバス１７を介してALU１
１に供給し加算する。このALU１１による演算
結果は、インデツクスオフセツトデータそのもの
である。従つて、このサイクル３では、ALU１
１はデータを保持するという機能を果たしている
ことになる。次に、上記メモリに供給したイミデ
イエイトデータアドレスが、AHバス１３、BH
バス１２を介して1Hレジスタ２１ａに、ALバス
１６、BLバス１４を介してILレジスタ２１ｂに
それぞれ読み込まれ、これら1Hレジスタ２１ａ
およびILレジスタ２１ｂに読み込まれたイミデ
イエイトデータアドレスが１インクリメントされ
る。
ジスタ２１ｂに読み込まれ１インクリメントされ
たインデツクスオフセツトデータアドレスは、イ
ミデイエイトデータアドレスとしてBHバス１
２、AHバス１３およびBLバス１４、ALバス１
６をそれぞれ介してメモリに供給される。これに
よつて、DBバス１８上にはメモリからイミデイ
エイトデータが読み出される。次に、RBXパス
２７を介してBXバス１９を“00”に設定して
ALU１１のＸ入力として、前サイクル２でDBバ
ス１８上に読み出したインデツクスオフセツトデ
ータをＹ入力としてBYバス１７を介してALU１
１に供給し加算する。このALU１１による演算
結果は、インデツクスオフセツトデータそのもの
である。従つて、このサイクル３では、ALU１
１はデータを保持するという機能を果たしている
ことになる。次に、上記メモリに供給したイミデ
イエイトデータアドレスが、AHバス１３、BH
バス１２を介して1Hレジスタ２１ａに、ALバス
１６、BLバス１４を介してILレジスタ２１ｂに
それぞれ読み込まれ、これら1Hレジスタ２１ａ
およびILレジスタ２１ｂに読み込まれたイミデ
イエイトデータアドレスが１インクリメントされ
る。
サイクル４
前サイクル３でIHレジスタ２１ａ、およびIL
レジスタ２１ｂに読み込まれ１インクリメントさ
れたイミデイエイトデータアドレスが、次のオペ
レーシヨンコードアドレスとしてPHレジスタ２０
ａ、PLレジスタ２０ｂにそれぞれロードされる。
このロードされたアドレスは、AIM命令の実行
サイクルが終了し、次の命令をフエツチするサイ
クルまで保持される。前サイクル３でDBバス１
８上に読み出されたイミデイエイトデータは、
BIバス１５を介してＵレジスタ２３に格納され
る。このイミデイエイトデータは、後述するサイ
クル６でRAMのデータとの論理積を取る時まで
保持される。次に、XLレジスタ２４ｂに予め格
納されているデータがBHバス１９を介してALU
１１のＸ入力端に供給され、前サイクル３で
ALU１１により得られた演算結果（インデツク
スオフセツトデータ）がBYバス１７を介して
ALU１１のＹ入力端に供給され、ALU１１によ
り加算が実行される。XLレジスタ２４ｂに予め
格納されているデータがBXバス１９、EXLパス
２６およびBLバス１４を介してILレジスタ２１
ｂに格納される。XHレジスタ２４ａに予め格納
されているデータがBHバス１２を介してＴレジ
スタ２２およびIHレジスタ２１ａに格納される。
そして、上位１バイトの1Hレジスタ２１ａデー
タのみが１インクリメント（第２図ではこれを
“＋１（Ｈ）”と表記している）される。
レジスタ２１ｂに読み込まれ１インクリメントさ
れたイミデイエイトデータアドレスが、次のオペ
レーシヨンコードアドレスとしてPHレジスタ２０
ａ、PLレジスタ２０ｂにそれぞれロードされる。
このロードされたアドレスは、AIM命令の実行
サイクルが終了し、次の命令をフエツチするサイ
クルまで保持される。前サイクル３でDBバス１
８上に読み出されたイミデイエイトデータは、
BIバス１５を介してＵレジスタ２３に格納され
る。このイミデイエイトデータは、後述するサイ
クル６でRAMのデータとの論理積を取る時まで
保持される。次に、XLレジスタ２４ｂに予め格
納されているデータがBHバス１９を介してALU
１１のＸ入力端に供給され、前サイクル３で
ALU１１により得られた演算結果（インデツク
スオフセツトデータ）がBYバス１７を介して
ALU１１のＹ入力端に供給され、ALU１１によ
り加算が実行される。XLレジスタ２４ｂに予め
格納されているデータがBXバス１９、EXLパス
２６およびBLバス１４を介してILレジスタ２１
ｂに格納される。XHレジスタ２４ａに予め格納
されているデータがBHバス１２を介してＴレジ
スタ２２およびIHレジスタ２１ａに格納される。
そして、上位１バイトの1Hレジスタ２１ａデー
タのみが１インクリメント（第２図ではこれを
“＋１（Ｈ）”と表記している）される。
サイクル５
前サイクル４におけるALU１１の演算結果が
BIバス１５、ALバス１６を介してメモリに供給
される。この演算結果は、RAMデータのアドレ
スの下位バイトとなつている。前サイクル４にお
けるALU１１の演算結果にキヤリーがあれば、
RAMデータのアドレスの上位バイトはIHレジス
タ２１ａからBHバス１２に出力され、キヤリー
がなければＴレジスタ２２からBHバス１２に出
力され、AHバス１３を介してメモリに供給され
る。これによつて、DBバス１８上には、メモリ
の中の上記RAMアドレスに対応するRAMから
データが読み出される。そして、IHレジスタ２
ａにはAHバス１３、BHバス１２を介して、IL
レジスタ２１ｂにはALバス１６、BIバス１５を
介して、上記RAMデータのアドレスが読み込ま
れ、このアドレスが保持される。
BIバス１５、ALバス１６を介してメモリに供給
される。この演算結果は、RAMデータのアドレ
スの下位バイトとなつている。前サイクル４にお
けるALU１１の演算結果にキヤリーがあれば、
RAMデータのアドレスの上位バイトはIHレジス
タ２１ａからBHバス１２に出力され、キヤリー
がなければＴレジスタ２２からBHバス１２に出
力され、AHバス１３を介してメモリに供給され
る。これによつて、DBバス１８上には、メモリ
の中の上記RAMアドレスに対応するRAMから
データが読み出される。そして、IHレジスタ２
ａにはAHバス１３、BHバス１２を介して、IL
レジスタ２１ｂにはALバス１６、BIバス１５を
介して、上記RAMデータのアドレスが読み込ま
れ、このアドレスが保持される。
サイクル６
前サイクル５で1Hレジスタ２１ａ、ILレジス
タ２１ｂに格納されているRAMデータのアドレ
スがBHバス１２、BLバス１４上にそれぞれ出
力される。また、前サイクル５でDBバス１８上
に読み出されたRAMのデータは、BIバス１５、
EXIパス２５、BXバス１９を介してALU１１の
Ｘ入力端に供給される。一方、Ｕレジスタ２３に
格納されているイミデイエイトデータは、BYバ
ス１７を介してALU１１のＹ入力端に供給され、
ALU１１により論理積の演算が実行される。上
記BHバス１２、BLバス１４上のRAMデータの
アドレスは、IHレジスタ２１ａ、ILレジスタ２
１ｂに再び読み込まれ、このアドレスが保持され
る。
タ２１ｂに格納されているRAMデータのアドレ
スがBHバス１２、BLバス１４上にそれぞれ出
力される。また、前サイクル５でDBバス１８上
に読み出されたRAMのデータは、BIバス１５、
EXIパス２５、BXバス１９を介してALU１１の
Ｘ入力端に供給される。一方、Ｕレジスタ２３に
格納されているイミデイエイトデータは、BYバ
ス１７を介してALU１１のＹ入力端に供給され、
ALU１１により論理積の演算が実行される。上
記BHバス１２、BLバス１４上のRAMデータの
アドレスは、IHレジスタ２１ａ、ILレジスタ２
１ｂに再び読み込まれ、このアドレスが保持され
る。
サイクル７
上記IHレジスタ２１ａ、ILレジスタ２１ｂに
格納されたRAMのデータのアドレスがBHバス
１２、BLバス１４上に出力され、AHバス１３、
ALバス１６をそれぞれ介してメモリに供給され
る。また、前サイクル６におけるALU１１の演
算結果が、BYバス１７、DBバス１８をそれぞ
れ介して、上記IHレジスタ２１ａ、ILレジスタ
２１ｂから出力されたRAMアドレスに対応する
メモリ中のRAMに書き込まれる。
格納されたRAMのデータのアドレスがBHバス
１２、BLバス１４上に出力され、AHバス１３、
ALバス１６をそれぞれ介してメモリに供給され
る。また、前サイクル６におけるALU１１の演
算結果が、BYバス１７、DBバス１８をそれぞ
れ介して、上記IHレジスタ２１ａ、ILレジスタ
２１ｂから出力されたRAMアドレスに対応する
メモリ中のRAMに書き込まれる。
上述したサイクル１〜７でAIM命令の実行が
終了する。
終了する。
サイクル８
プログラムカウンタとして働くPHレジスタ２０
ａ、PLレジスタ２０ｂに格納されているデータ
が、次の命令のオペレーシヨンコードアドレスと
して上位バイトはBHバス１２に、下位バイトは
BLバス１４に出力される。
ａ、PLレジスタ２０ｂに格納されているデータ
が、次の命令のオペレーシヨンコードアドレスと
して上位バイトはBHバス１２に、下位バイトは
BLバス１４に出力される。
上述したように、本発明ではALU１１にデー
タ保持の機能を持たせているので、AIM命令の
実行サイクル数は７で済む。もし、本発明の方法
を使用せず現状のハードウエアで「オペレーシヨ
ンコード＋インデツクスオフセツトデータ＋イミ
デイエイトデータ」のフオーマツトでAIM命令
を実行すると、汎用レジスタをRAMに求めてデ
ータを保持することになり、実行サイクル数は12
となる。すなわち、この場合にはオフセツトデー
タを一時退避するときに、RAMのスタツクエリ
アを使用する。このためのアドレスポインタとし
て例えば第３図に示すようにスタツクポインタ
（SHレジスタ３０ａ、SLレジスタ３０ｂ）が必
要となる。第３図において上記第１図と同一構成
部には同じ符号を付してその詳細な説明は省略す
る。第４図は、上記第３図に示した回路の動作を
概略的な図として一括して示すものであり、上記
第３図と同様に表現している。
タ保持の機能を持たせているので、AIM命令の
実行サイクル数は７で済む。もし、本発明の方法
を使用せず現状のハードウエアで「オペレーシヨ
ンコード＋インデツクスオフセツトデータ＋イミ
デイエイトデータ」のフオーマツトでAIM命令
を実行すると、汎用レジスタをRAMに求めてデ
ータを保持することになり、実行サイクル数は12
となる。すなわち、この場合にはオフセツトデー
タを一時退避するときに、RAMのスタツクエリ
アを使用する。このためのアドレスポインタとし
て例えば第３図に示すようにスタツクポインタ
（SHレジスタ３０ａ、SLレジスタ３０ｂ）が必
要となる。第３図において上記第１図と同一構成
部には同じ符号を付してその詳細な説明は省略す
る。第４図は、上記第３図に示した回路の動作を
概略的な図として一括して示すものであり、上記
第３図と同様に表現している。
上述したように、本発明によれば、ハードウエ
アを追加することなく、より効率の良い命令の処
理を実行できる。
アを追加することなく、より効率の良い命令の処
理を実行できる。
なお、AIM命令のフオーマツトを「オペレー
シヨンコード＋イミデイエイトデータ＋インデツ
クスオフセツトデータ」の順に変更することによ
り、実行サイクル数が７で処理を実行できるが、
インデツクスモードの命令は前述したように通常
２バイトから成り、１バイトめはオペレーシヨン
コード、２バイトめはインデツクスオフセツトデ
ータというフオーマツトになつているので、オペ
レーシヨンコードとインデツクスオフセツトデー
タとの間にイミデイエイトデータが入るフオーマ
ツトは、インデツクスモードのフオーマツトとし
ては例外的な存在となり、プログラムの際の混乱
を招く恐れがあるので好ましくはない。
シヨンコード＋イミデイエイトデータ＋インデツ
クスオフセツトデータ」の順に変更することによ
り、実行サイクル数が７で処理を実行できるが、
インデツクスモードの命令は前述したように通常
２バイトから成り、１バイトめはオペレーシヨン
コード、２バイトめはインデツクスオフセツトデ
ータというフオーマツトになつているので、オペ
レーシヨンコードとインデツクスオフセツトデー
タとの間にイミデイエイトデータが入るフオーマ
ツトは、インデツクスモードのフオーマツトとし
ては例外的な存在となり、プログラムの際の混乱
を招く恐れがあるので好ましくはない。
［発明の効果］
以上説明したように本発明によれば、ALUの
無機能サイクルを利用してこのALUにデータの
保持機能を持たせることにより、ハードウエアを
追加することなく、より効率の良い命令の処理を
実現できるALUを用いたデータ保持方法が得ら
れる。
無機能サイクルを利用してこのALUにデータの
保持機能を持たせることにより、ハードウエアを
追加することなく、より効率の良い命令の処理を
実現できるALUを用いたデータ保持方法が得ら
れる。
第１図は本発明の一実施例に係わるALUを用
いたデータ保持方式について説明するための図、
第２図は上記第１図の回路の動作を説明するため
の図、第３図は従来のAIM命令の実行について
説明するための図、第４図は上記第３図の回路の
動作を説明するための図である。 １１……ALU、１２……BHバス、１３……
AHバス、１４……BLバス、１５……BIバス、
１６……ALバス、１７……BYバス、１８……
DBバス、１９……BXバス、２０ａ……PHレジ
スタ、２０ｂ……PLレジスタ、２１ａ……IHレ
ジスタ、２１ｂ……ILレジスタ、２２……Ｔレ
ジスタ、２３……Ｕレジスタ、２４ａ……XHレ
ジスタ、２４ｂ……XLレジスタ、２５……EXI
パス、２６……EXLパス、２７……RBXパス。
いたデータ保持方式について説明するための図、
第２図は上記第１図の回路の動作を説明するため
の図、第３図は従来のAIM命令の実行について
説明するための図、第４図は上記第３図の回路の
動作を説明するための図である。 １１……ALU、１２……BHバス、１３……
AHバス、１４……BLバス、１５……BIバス、
１６……ALバス、１７……BYバス、１８……
DBバス、１９……BXバス、２０ａ……PHレジ
スタ、２０ｂ……PLレジスタ、２１ａ……IHレ
ジスタ、２１ｂ……ILレジスタ、２２……Ｔレ
ジスタ、２３……Ｕレジスタ、２４ａ……XHレ
ジスタ、２４ｂ……XLレジスタ、２５……EXI
パス、２６……EXLパス、２７……RBXパス。
Claims (1)
- １ CPUの命令処理過程において、ALUがCPU
の命令を実行していない無機能サイクルに、
ALUの第１入力に演算データとして零を供給す
ると共に第２入力に保持対象の入力データを供給
し、上記ALUで演算結果が上記入力データと同
一になる演算を行ない、上記ALUの演算結果を
出力することによつて、上記入力データを上記
ALUの無機能サイクル期間中保持することを特
徴とするデータ保持方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60282418A JPS62140137A (ja) | 1985-12-16 | 1985-12-16 | Ａｌｕを用いたデータ保持方法 |
| EP86117406A EP0226991B1 (en) | 1985-12-16 | 1986-12-15 | Data-processing device |
| DE3650154T DE3650154T2 (de) | 1985-12-16 | 1986-12-15 | Datenverarbeitendes Gerät. |
| US07/404,066 US5125094A (en) | 1985-12-16 | 1989-09-08 | Apparatus for using an ALU as a temporary storage for data during an otherwise idle cycle of the ALU |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60282418A JPS62140137A (ja) | 1985-12-16 | 1985-12-16 | Ａｌｕを用いたデータ保持方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62140137A JPS62140137A (ja) | 1987-06-23 |
| JPH0436416B2 true JPH0436416B2 (ja) | 1992-06-16 |
Family
ID=17652150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60282418A Granted JPS62140137A (ja) | 1985-12-16 | 1985-12-16 | Ａｌｕを用いたデータ保持方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5125094A (ja) |
| EP (1) | EP0226991B1 (ja) |
| JP (1) | JPS62140137A (ja) |
| DE (1) | DE3650154T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07113884B2 (ja) * | 1985-12-28 | 1995-12-06 | 株式会社東芝 | 論理回路 |
| IT1247640B (it) * | 1990-04-26 | 1994-12-28 | St Microelectronics Srl | Operazioni booleane tra due qualsiasi bit di due qualsiasi registri |
| US5625557A (en) * | 1995-04-28 | 1997-04-29 | General Motors Corporation | Automotive controller memory allocation |
| US6367003B1 (en) | 1998-03-04 | 2002-04-02 | Micron Technology, Inc. | Digital signal processor having enhanced utilization of multiply accumulate (MAC) stage and method |
| US6175911B1 (en) * | 1998-08-21 | 2001-01-16 | Advanced Micro Devices, Inc. | Method and apparatus for concurrently executing multiplication and iterative operations |
| US6791564B1 (en) | 2000-05-05 | 2004-09-14 | Ipfirst, Llc | Mechanism for clipping RGB value during integer transfer |
| US6785847B1 (en) * | 2000-08-03 | 2004-08-31 | International Business Machines Corporation | Soft error detection in high speed microprocessors |
| CN100350389C (zh) * | 2003-10-24 | 2007-11-21 | 英特尔公司 | 用于检测软错误的方法、设备和处理器 |
| US8250337B2 (en) * | 2006-04-28 | 2012-08-21 | Qualcomm Incorporated | Array processor with two parallel processing paths of multipliers and ALUs with idle operation capability controlled by portions of opcode including indication of valid output |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3818202A (en) * | 1973-02-20 | 1974-06-18 | Sperry Rand Corp | Binary bypassable arithmetic linear module |
| US4155118A (en) * | 1977-09-20 | 1979-05-15 | Burroughs Corporation | Organization for an integrated circuit calculator/controller |
| JPS5654546A (en) * | 1979-10-08 | 1981-05-14 | Hitachi Ltd | Arithmetic device |
-
1985
- 1985-12-16 JP JP60282418A patent/JPS62140137A/ja active Granted
-
1986
- 1986-12-15 DE DE3650154T patent/DE3650154T2/de not_active Expired - Fee Related
- 1986-12-15 EP EP86117406A patent/EP0226991B1/en not_active Expired - Lifetime
-
1989
- 1989-09-08 US US07/404,066 patent/US5125094A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62140137A (ja) | 1987-06-23 |
| DE3650154D1 (de) | 1995-01-12 |
| EP0226991A2 (en) | 1987-07-01 |
| US5125094A (en) | 1992-06-23 |
| EP0226991A3 (en) | 1990-01-10 |
| DE3650154T2 (de) | 1995-04-06 |
| EP0226991B1 (en) | 1994-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |