JPH04364755A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04364755A JPH04364755A JP14012391A JP14012391A JPH04364755A JP H04364755 A JPH04364755 A JP H04364755A JP 14012391 A JP14012391 A JP 14012391A JP 14012391 A JP14012391 A JP 14012391A JP H04364755 A JPH04364755 A JP H04364755A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【０００１】
【産業上の利用分野】この発明は半導体装置及びその製
造方法に係わり、特に半導体基板に電位を印加するため
の半導体装置の構造、並びにその製造方法に関するもの
である。
造方法に係わり、特に半導体基板に電位を印加するため
の半導体装置の構造、並びにその製造方法に関するもの
である。
【０００２】
【従来の技術】従来の半導体装置の構造、及びその製造
方法の一例として、図３（Ａ）〜（Ｄ）に示す半導体装
置の構造、及びその製造方法を同図を用いて、以下順を
追って説明する。
方法の一例として、図３（Ａ）〜（Ｄ）に示す半導体装
置の構造、及びその製造方法を同図を用いて、以下順を
追って説明する。
【０００３】尚、図３（Ｄ）は従来の半導体装置の構造
を示す、断面図である。
を示す、断面図である。
【０００４】まず、図３（Ａ）に示すように、Ｐ− 型
シリコン基板２０１上の全面にＮ＋ 型埋め込み拡散層
２０２を形成し、このＮ＋ 型埋め込み拡散層２０２上
にＮ− 型エピタキシャル層２０３を形成する。更に、
Ｎ− 型エピタキシャル層２０３上にパッド酸化膜２０
４、窒化膜２０５、ＣＶＤ（化学気相成長法）酸化膜２
０６からなる積層膜を順次積層して形成する。
シリコン基板２０１上の全面にＮ＋ 型埋め込み拡散層
２０２を形成し、このＮ＋ 型埋め込み拡散層２０２上
にＮ− 型エピタキシャル層２０３を形成する。更に、
Ｎ− 型エピタキシャル層２０３上にパッド酸化膜２０
４、窒化膜２０５、ＣＶＤ（化学気相成長法）酸化膜２
０６からなる積層膜を順次積層して形成する。
【０００５】次いで最上層膜のＣＶＤ酸化膜２０６上の
選択された一部領域にレジスト２０７を公知のホトリソ
グラフィ（以下ホトリソと略す）技術を用いて付着形成
する。
選択された一部領域にレジスト２０７を公知のホトリソ
グラフィ（以下ホトリソと略す）技術を用いて付着形成
する。
【０００６】次に、図３（Ｂ）に示すように、レジスト
２０７をマスクとして、公知の異方性エッチング技術（
以下ＲＩＥ技術と呼称する。）を用いて、前記積層膜及
びシリコン単結晶基板をエッチングして、Ｐ− 型シリ
コン基板２０１に到達する、概略垂直な側壁を有する溝
２０８を得る。
２０７をマスクとして、公知の異方性エッチング技術（
以下ＲＩＥ技術と呼称する。）を用いて、前記積層膜及
びシリコン単結晶基板をエッチングして、Ｐ− 型シリ
コン基板２０１に到達する、概略垂直な側壁を有する溝
２０８を得る。
【０００７】更に、酸化性雰囲気下で熱処理を施すこと
により、溝２０８の内壁に内壁酸化膜２０９を形成した
後、半導体基体全面に公知のＣＶＤ技術を用いて多結晶
シリコン２１３を付着形成して、溝２０８を多結晶シリ
コン２１３で埋め戻す。（図３（Ｃ））次に、必要に応
じてレジストを半導体基体全面に回転塗布して基体表面
を平滑化した後、公知のＲＩＥ技術を用いて全面エッチ
バックを施し、溝２０８内部のみに多結晶シリコン２１
３を充填して残存せしめる。この後、溝２０８の上部に
露出している多結晶シリコン２１３の表面部分に酸化性
雰囲気下で熱処理を施すことにより、キャップ酸化膜２
１４を設けて、図３（Ｄ）に示す従来技術による半導体
装置の構造を得る。
により、溝２０８の内壁に内壁酸化膜２０９を形成した
後、半導体基体全面に公知のＣＶＤ技術を用いて多結晶
シリコン２１３を付着形成して、溝２０８を多結晶シリ
コン２１３で埋め戻す。（図３（Ｃ））次に、必要に応
じてレジストを半導体基体全面に回転塗布して基体表面
を平滑化した後、公知のＲＩＥ技術を用いて全面エッチ
バックを施し、溝２０８内部のみに多結晶シリコン２１
３を充填して残存せしめる。この後、溝２０８の上部に
露出している多結晶シリコン２１３の表面部分に酸化性
雰囲気下で熱処理を施すことにより、キャップ酸化膜２
１４を設けて、図３（Ｄ）に示す従来技術による半導体
装置の構造を得る。
【０００８】以上の説明より明らかな様に、従来技術に
よる半導体装置の構造は、素子を形成するＮ型の島領域
に関して、島領域の底部を半導体基板と該島領域の間で
形成される、ＰＮ接合を用いた分離構造とし、更に該島
領域の側面を充填多結晶シリコンの表面に形成した、内
壁酸化膜による酸化膜分離構造としたものであり、更に
前記充填多結晶シリコンと、半導体基体を構成する単結
晶シリコン領域の間を全て内壁酸化膜で覆った構造とし
たものである。
よる半導体装置の構造は、素子を形成するＮ型の島領域
に関して、島領域の底部を半導体基板と該島領域の間で
形成される、ＰＮ接合を用いた分離構造とし、更に該島
領域の側面を充填多結晶シリコンの表面に形成した、内
壁酸化膜による酸化膜分離構造としたものであり、更に
前記充填多結晶シリコンと、半導体基体を構成する単結
晶シリコン領域の間を全て内壁酸化膜で覆った構造とし
たものである。
【０００９】
【発明が解決しようとする課題】しかしながら、以上述
べた従来の半導体装置の構造及び製造方法に於ては、以
下に示す問題点があった。
べた従来の半導体装置の構造及び製造方法に於ては、以
下に示す問題点があった。
【００１０】即ち、従来技術による半導体装置の構造及
び製造方法においては、半導体基板（図３のＰ− 型シ
リコン基板２０１に相当する。）に電位を印加する場合
、半導体基体の表面から印加することが困難であり、通
常の場合は半導体基体の裏面から印加せざるを得ないと
いう問題点があった。以下、この基板電位の印加が従来
技術の構造において困難であることを更に詳細に説明す
る。
び製造方法においては、半導体基板（図３のＰ− 型シ
リコン基板２０１に相当する。）に電位を印加する場合
、半導体基体の表面から印加することが困難であり、通
常の場合は半導体基体の裏面から印加せざるを得ないと
いう問題点があった。以下、この基板電位の印加が従来
技術の構造において困難であることを更に詳細に説明す
る。
【００１１】図３（Ｄ）より明らかな様に基板電位を印
加する経路としては２種類が考えられる。即ち、Ｎ型の
島領域を縦断する経路（図３（Ｄ）のＸ１−Ｘ１）と充
填多結晶シリコンを含むトレンチ分離領域を縦断する経
路（図３（Ｄ）のＸ２−Ｘ２）である。前者はＮ型の島
領域の一部若しくは全部をＰ型に変換して、基板と良好
なオーミック性を得る必要があるが、Ｎ− 型エピタキ
シャル層２０３とＮ＋ 型埋め込み拡散層２０２を双方
共に表面からの拡散で、Ｐ型に変換することは困難であ
る。 特に全面Ｎ＋ 型埋め込み拡散層を採用する場合、高濃
度のＮ型層があるため、事実上、表面からの基板電位の
印加は不可能であった。又、Ｎ＋ 型埋め込み拡散層が
全面でない場合、即ちホトリソ工程を１回増加させて、
基板電位を印加する部分のＮ＋ 型埋め込み拡散層を除
去出来る場合でも、依然として、Ｎ− 型エピタキシャ
ル層をその全ての厚み分、Ｐ型に変換する必要があり、
近年の高性能素子形成プロセスでは浅接合化が進んでい
るため深いＰ型拡散層の形成が困難になっている。次に
後者のトレンチ分離領域を縦断する経路（図３（Ｄ）の
Ｘ２−Ｘ２）は図３で説明した従来技術では、内壁酸化
膜により絶縁されているため基板に電位を印加できない
ことは明らかである。
加する経路としては２種類が考えられる。即ち、Ｎ型の
島領域を縦断する経路（図３（Ｄ）のＸ１−Ｘ１）と充
填多結晶シリコンを含むトレンチ分離領域を縦断する経
路（図３（Ｄ）のＸ２−Ｘ２）である。前者はＮ型の島
領域の一部若しくは全部をＰ型に変換して、基板と良好
なオーミック性を得る必要があるが、Ｎ− 型エピタキ
シャル層２０３とＮ＋ 型埋め込み拡散層２０２を双方
共に表面からの拡散で、Ｐ型に変換することは困難であ
る。 特に全面Ｎ＋ 型埋め込み拡散層を採用する場合、高濃
度のＮ型層があるため、事実上、表面からの基板電位の
印加は不可能であった。又、Ｎ＋ 型埋め込み拡散層が
全面でない場合、即ちホトリソ工程を１回増加させて、
基板電位を印加する部分のＮ＋ 型埋め込み拡散層を除
去出来る場合でも、依然として、Ｎ− 型エピタキシャ
ル層をその全ての厚み分、Ｐ型に変換する必要があり、
近年の高性能素子形成プロセスでは浅接合化が進んでい
るため深いＰ型拡散層の形成が困難になっている。次に
後者のトレンチ分離領域を縦断する経路（図３（Ｄ）の
Ｘ２−Ｘ２）は図３で説明した従来技術では、内壁酸化
膜により絶縁されているため基板に電位を印加できない
ことは明らかである。
【００１２】基板に電位を与える場合、通常最低電位を
印加して、基本的には前述の島領域の底部に半導体基板
と該島領域の間で形成される、ＰＮ接合を確実に逆バイ
アス印加状態にして、素子の安定動作を実現するもので
ある。そのために、素子に近接しての基板電位印加が可
能となる、基板表面からの電位印加が望ましい訳である
が、従来技術による半導体装置には以上述べた問題点が
あった。
印加して、基本的には前述の島領域の底部に半導体基板
と該島領域の間で形成される、ＰＮ接合を確実に逆バイ
アス印加状態にして、素子の安定動作を実現するもので
ある。そのために、素子に近接しての基板電位印加が可
能となる、基板表面からの電位印加が望ましい訳である
が、従来技術による半導体装置には以上述べた問題点が
あった。
【００１３】この発明は前記従来技術が有している製造
方法及び、その構造に起因する問題点を除去した半導体
基板に電位を印加するための新規な半導体装置の構造、
並びにその製造方法を提供する事を目的とするものであ
る。
方法及び、その構造に起因する問題点を除去した半導体
基板に電位を印加するための新規な半導体装置の構造、
並びにその製造方法を提供する事を目的とするものであ
る。
【００１４】
【課題を解決するための手段】この発明は前述の目的の
ため、半導体装置の製造方法に於て、半導体基体上の選
択された領域に設けられた、酸化膜及び窒化膜より成る
複合生成膜をマスクとして、概略垂直な側壁を有する溝
を半導体基板まで到達して設ける工程と、前記溝の内壁
全面に酸化膜を生成した後、該溝の側壁部分のみに側壁
窒化膜を形成せしめる工程と、前記溝の底部に露出した
酸化膜の、少なくとも一部領域を除去して、半導体基板
の一部領域を露出せしめる工程と、前記溝を多結晶シリ
コンで埋め戻して、溝を充填する多結晶シリコンの少な
くとも一部を、直接半導体基板と接触せしめる工程とを
順次施す様にしたものである。
ため、半導体装置の製造方法に於て、半導体基体上の選
択された領域に設けられた、酸化膜及び窒化膜より成る
複合生成膜をマスクとして、概略垂直な側壁を有する溝
を半導体基板まで到達して設ける工程と、前記溝の内壁
全面に酸化膜を生成した後、該溝の側壁部分のみに側壁
窒化膜を形成せしめる工程と、前記溝の底部に露出した
酸化膜の、少なくとも一部領域を除去して、半導体基板
の一部領域を露出せしめる工程と、前記溝を多結晶シリ
コンで埋め戻して、溝を充填する多結晶シリコンの少な
くとも一部を、直接半導体基板と接触せしめる工程とを
順次施す様にしたものである。
【００１５】従って、本発明により得られる、半導体装
置はその構造において、半導体基体の表面より半導体基
板に到達して設けられた、概略垂直な溝を埋める多結晶
シリコンと、該溝の側壁部分を覆う絶縁膜と、溝底部の
少なくとも一部を除いた領域を覆う絶縁膜とから成り、
溝の絶縁膜を有しない底部において、多結晶シリコンと
半導体基板が直接接触する構造となる。
置はその構造において、半導体基体の表面より半導体基
板に到達して設けられた、概略垂直な溝を埋める多結晶
シリコンと、該溝の側壁部分を覆う絶縁膜と、溝底部の
少なくとも一部を除いた領域を覆う絶縁膜とから成り、
溝の絶縁膜を有しない底部において、多結晶シリコンと
半導体基板が直接接触する構造となる。
【００１６】
【作用】前述したように、本発明により得られる半導体
装置はその構造において、半導体基板に到達して設けた
概略垂直な溝を埋める多結晶シリコンと、該溝の側壁部
分を覆う酸化膜と窒化膜の積層膜から成る絶縁膜と、溝
底部の少なくとも一部を除いた領域を覆う酸化膜とから
成り、溝の絶縁膜を有しない底部において、多結晶シリ
コンと半導体基板が直接接触する構造となるので、充填
した多結晶シリコンを含むトレンチ分離領域を縦断する
経路に於て半導体基板を多結晶シリコンを介して半導体
基体の表面に設けられた金属電極１１５にオーミック接
触させることができる。従って、半導体基体表面よりの
、基板電位印加が可能となる。
装置はその構造において、半導体基板に到達して設けた
概略垂直な溝を埋める多結晶シリコンと、該溝の側壁部
分を覆う酸化膜と窒化膜の積層膜から成る絶縁膜と、溝
底部の少なくとも一部を除いた領域を覆う酸化膜とから
成り、溝の絶縁膜を有しない底部において、多結晶シリ
コンと半導体基板が直接接触する構造となるので、充填
した多結晶シリコンを含むトレンチ分離領域を縦断する
経路に於て半導体基板を多結晶シリコンを介して半導体
基体の表面に設けられた金属電極１１５にオーミック接
触させることができる。従って、半導体基体表面よりの
、基板電位印加が可能となる。
【００１７】
【実施例】以下、この発明の実施例を図面とともに説明
する。図１，図２（Ａ）〜（Ｇ）はこの発明の一実施例
を示す工程断面図である。又、図２（Ｇ）はこの発明に
より得られる、構造を示す断面図である。
する。図１，図２（Ａ）〜（Ｇ）はこの発明の一実施例
を示す工程断面図である。又、図２（Ｇ）はこの発明に
より得られる、構造を示す断面図である。
【００１８】図１において、１０１はＰ− 型シリコン
基板、１０２はＮ＋ 型埋め込み拡散層、１０３はＮ−
型エピタキシャル層、１０４はパッド酸化膜、１０５
は窒化膜、１０６はＣＶＤ酸化膜、１０７はレジスト、
１０８ａ、１０８ｂは溝、１０９は内壁酸化膜、１１０
は側壁窒化膜、１１１はＰ＋ 拡散層、１１２はレジス
ト、１１３は多結晶シリコン、１１４ａ、１１４ｂはキ
ャップ酸化膜、１１５は金属電極をそれぞれ表す。
基板、１０２はＮ＋ 型埋め込み拡散層、１０３はＮ−
型エピタキシャル層、１０４はパッド酸化膜、１０５
は窒化膜、１０６はＣＶＤ酸化膜、１０７はレジスト、
１０８ａ、１０８ｂは溝、１０９は内壁酸化膜、１１０
は側壁窒化膜、１１１はＰ＋ 拡散層、１１２はレジス
ト、１１３は多結晶シリコン、１１４ａ、１１４ｂはキ
ャップ酸化膜、１１５は金属電極をそれぞれ表す。
【００１９】更に図２（Ｇ）は本発明で得られる半導体
装置の構造を示す。以下、図を順次用いて本発明の製造
方法並びに構造を詳細に説明する。
装置の構造を示す。以下、図を順次用いて本発明の製造
方法並びに構造を詳細に説明する。
【００２０】まず、図１（Ａ）に示すように、Ｐ− 型
シリコン基板１０１上の全面にＮ＋ 型埋め込み拡散層
１０２を形成し、このＮ＋ 型埋め込み拡散層１０２上
にＮ− 型エピタキシャル層１０３を形成する。更に、
Ｎ− 型エピタキシャル層１０３上にパッド酸化膜１０
４、窒化膜１０５、ＣＶＤ酸化膜１０６から成る積層膜
を順次積層して形成する。
シリコン基板１０１上の全面にＮ＋ 型埋め込み拡散層
１０２を形成し、このＮ＋ 型埋め込み拡散層１０２上
にＮ− 型エピタキシャル層１０３を形成する。更に、
Ｎ− 型エピタキシャル層１０３上にパッド酸化膜１０
４、窒化膜１０５、ＣＶＤ酸化膜１０６から成る積層膜
を順次積層して形成する。
【００２１】次いで最上層膜のＣＶＤ酸化膜１０６上の
選択された一部領域にレジスト１０７を公知のホトリソ
技術を用いて付着形成する。
選択された一部領域にレジスト１０７を公知のホトリソ
技術を用いて付着形成する。
【００２２】次に、図１（Ｂ）に示すように、レジスト
１０７をマスクとして、公知のＲＩＥ技術を用いて、前
記積層膜及びシリコン単結晶基板をエッチングして、Ｐ
− 型シリコン基板１０１に到達する、概略垂直な側壁
を有する溝１０８ａ、１０８ｂを得る。尚、この溝を形
成するエッチングの際にＣＶＤ酸化膜１０６はマスクと
して働くが、エッチングの進行とともに、その厚みを減
じるのが普通であるので、以降の説明図ではＣＶＤ酸化
膜１０６を省略して説明する。
１０７をマスクとして、公知のＲＩＥ技術を用いて、前
記積層膜及びシリコン単結晶基板をエッチングして、Ｐ
− 型シリコン基板１０１に到達する、概略垂直な側壁
を有する溝１０８ａ、１０８ｂを得る。尚、この溝を形
成するエッチングの際にＣＶＤ酸化膜１０６はマスクと
して働くが、エッチングの進行とともに、その厚みを減
じるのが普通であるので、以降の説明図ではＣＶＤ酸化
膜１０６を省略して説明する。
【００２３】次に、酸化性雰囲気で熱処理を行なうこと
により、溝１０８ａ、１０８ｂの内壁に内壁酸化膜１０
９を形成する。この時、半導体基体表面は耐酸化性膜の
窒化膜１０５に覆われているため、パッド酸化膜１０４
の厚みは変化しない。
により、溝１０８ａ、１０８ｂの内壁に内壁酸化膜１０
９を形成する。この時、半導体基体表面は耐酸化性膜の
窒化膜１０５に覆われているため、パッド酸化膜１０４
の厚みは変化しない。
【００２４】内壁酸化膜１０９を形成した後、半導体基
体全面に公知のＣＶＤ技術を用いて窒化膜を堆積形成す
る。（図示せず）次いで、公知のＲＩＥ技術を用いて、
エッチバックすることにより、溝１０８ａ、１０８ｂの
側壁部分のみに前記窒化膜を残存せしめて、側壁窒化膜
１１０を形成する。さらに、この状態で溝底部の内壁酸
化膜１０９を介して硼素原子をイオン注入法を用いて、
溝底部に接するＰ− 型シリコン基板１０１の一部領域
に導入して、Ｐ＋拡散層１１１を必要に応じて形成する
。 （図１（Ｃ））次に、公知のホトリソ技術を用いて、レ
ジスト１１２を形成した後、該レジスト１１２をマスク
として緩衝ＨＦ水溶液をもちいて、溝１０８ａの底部に
露出している内壁酸化膜１０９をエッチング除去する。 （図２（Ｄ））更に、レジスト１１２を除去した後、半
導体基体全面に公知のＣＶＤ技術を用いて多結晶シリコ
ン１１３を付着形成して、溝１０８ａ、１０８ｂを多結
晶シリコン１１３で埋め戻す。（図２（Ｅ））次に、必
要に応じてレジストを半導体基体全面に回転塗布して基
体表面を平滑化した後、公知のＲＩＥ技術を用いて全面
エッチバックを施し、溝１０８ａ、１０８ｂの内部のみ
に多結晶シリコン１１３を充填して残存せしめる。
体全面に公知のＣＶＤ技術を用いて窒化膜を堆積形成す
る。（図示せず）次いで、公知のＲＩＥ技術を用いて、
エッチバックすることにより、溝１０８ａ、１０８ｂの
側壁部分のみに前記窒化膜を残存せしめて、側壁窒化膜
１１０を形成する。さらに、この状態で溝底部の内壁酸
化膜１０９を介して硼素原子をイオン注入法を用いて、
溝底部に接するＰ− 型シリコン基板１０１の一部領域
に導入して、Ｐ＋拡散層１１１を必要に応じて形成する
。 （図１（Ｃ））次に、公知のホトリソ技術を用いて、レ
ジスト１１２を形成した後、該レジスト１１２をマスク
として緩衝ＨＦ水溶液をもちいて、溝１０８ａの底部に
露出している内壁酸化膜１０９をエッチング除去する。 （図２（Ｄ））更に、レジスト１１２を除去した後、半
導体基体全面に公知のＣＶＤ技術を用いて多結晶シリコ
ン１１３を付着形成して、溝１０８ａ、１０８ｂを多結
晶シリコン１１３で埋め戻す。（図２（Ｅ））次に、必
要に応じてレジストを半導体基体全面に回転塗布して基
体表面を平滑化した後、公知のＲＩＥ技術を用いて全面
エッチバックを施し、溝１０８ａ、１０８ｂの内部のみ
に多結晶シリコン１１３を充填して残存せしめる。
【００２５】この後、溝１０８ａ、１０８ｂの上部に露
出している多結晶シリコン１１３の表面部分に酸化性雰
囲気下で熱処理を施すことにより、キャップ酸化膜１１
４ａ、１１４ｂを設ける。（図２（Ｆ））最後に、公知
のホトリソ技術を用いて、キャップ酸化膜１１４ａを除
去した後、金属電極１１５を形成して、図２（Ｇ）に示
す本発明の一実施例の構造を得る。
出している多結晶シリコン１１３の表面部分に酸化性雰
囲気下で熱処理を施すことにより、キャップ酸化膜１１
４ａ、１１４ｂを設ける。（図２（Ｆ））最後に、公知
のホトリソ技術を用いて、キャップ酸化膜１１４ａを除
去した後、金属電極１１５を形成して、図２（Ｇ）に示
す本発明の一実施例の構造を得る。
【００２６】以上の説明より明らかな様に、本発明によ
る半導体装置の構造は、素子を形成するＮ型の島領域に
関して、島領域の底部を半導体基板と該島領域の間で形
成される、ＰＮ接合を用いた分離構造とし、更に該島領
域の側面を充填多結晶シリコンの表面に形成した、内壁
酸化膜による酸化膜分離構造としたものであり、更に前
記充填多結晶シリコンと、半導体基体を構成する単結晶
シリコン領域の間の一部の内壁酸化膜を除去して、前記
溝内部を充填する多結晶シリコンの一部が、直接半導体
基板と接触する構造としたものである。
る半導体装置の構造は、素子を形成するＮ型の島領域に
関して、島領域の底部を半導体基板と該島領域の間で形
成される、ＰＮ接合を用いた分離構造とし、更に該島領
域の側面を充填多結晶シリコンの表面に形成した、内壁
酸化膜による酸化膜分離構造としたものであり、更に前
記充填多結晶シリコンと、半導体基体を構成する単結晶
シリコン領域の間の一部の内壁酸化膜を除去して、前記
溝内部を充填する多結晶シリコンの一部が、直接半導体
基板と接触する構造としたものである。
【００２７】なお、本実施例では、パッド酸化膜、窒化
膜、ＣＶＤ酸化膜から成る複合生成膜をマスクとして、
概略垂直な側壁を有する溝を形成したが、本願はこれに
限定されるものではなく、例えば半導体基体上に直に窒
化膜を形成して成る複合生成膜をマスクとして用いても
よい。
膜、ＣＶＤ酸化膜から成る複合生成膜をマスクとして、
概略垂直な側壁を有する溝を形成したが、本願はこれに
限定されるものではなく、例えば半導体基体上に直に窒
化膜を形成して成る複合生成膜をマスクとして用いても
よい。
【００２８】
【発明の効果】以上、詳細に説明したように、図２（Ｇ
）に示した、本発明により得られる、半導体装置はその
構造において、半導体基板に到達して設けた概略垂直な
溝を埋める多結晶シリコンと、該溝の側壁部分を覆う酸
化膜と窒化膜の積層膜から成る絶縁膜と、溝底部の少な
くとも一部を除いた領域を覆う酸化膜とから成り、溝の
絶縁膜を有しない底部において、多結晶シリコンと半導
体基板が直接接触する構造となるので、充填した多結晶
シリコンを含むトレンチ分離領域を縦断する経路（図２
（Ｇ）のＹ２−Ｙ２）に於て半導体基板を多結晶シリコ
ンを介して半導体基体の表面に設けられた金属電極１１
５にオーミック接触させることができる。従って、半導
体基体表面よりの、基板電位印加が可能となり、集積回
路装置の安定動作が期待できる。
）に示した、本発明により得られる、半導体装置はその
構造において、半導体基板に到達して設けた概略垂直な
溝を埋める多結晶シリコンと、該溝の側壁部分を覆う酸
化膜と窒化膜の積層膜から成る絶縁膜と、溝底部の少な
くとも一部を除いた領域を覆う酸化膜とから成り、溝の
絶縁膜を有しない底部において、多結晶シリコンと半導
体基板が直接接触する構造となるので、充填した多結晶
シリコンを含むトレンチ分離領域を縦断する経路（図２
（Ｇ）のＹ２−Ｙ２）に於て半導体基板を多結晶シリコ
ンを介して半導体基体の表面に設けられた金属電極１１
５にオーミック接触させることができる。従って、半導
体基体表面よりの、基板電位印加が可能となり、集積回
路装置の安定動作が期待できる。
【００２９】更に、本発明を適用する際には、能動素子
を作成する領域である、Ｎ型の島領域を縦断する経路（
図２（Ｇ）のＹ１−Ｙ１）は本発明により、何ら影響を
受けることなく従来通り作製が可能である。又、図２（
Ｇ）から理解されるように本発明によれば、従来通りの
トレンチ分離構造（図１の溝１０８ｂ）と本発明に係わ
る半導体基板に電位を印加する構造（図１の溝１０８ａ
）を同時に任意の割合で半導体基体上に実現できること
を理解されたい。
を作成する領域である、Ｎ型の島領域を縦断する経路（
図２（Ｇ）のＹ１−Ｙ１）は本発明により、何ら影響を
受けることなく従来通り作製が可能である。又、図２（
Ｇ）から理解されるように本発明によれば、従来通りの
トレンチ分離構造（図１の溝１０８ｂ）と本発明に係わ
る半導体基板に電位を印加する構造（図１の溝１０８ａ
）を同時に任意の割合で半導体基体上に実現できること
を理解されたい。
【図１】本発明の実施例の工程断面図（その１）
【図２
】本発明の実施例の工程断面図（その２）
】本発明の実施例の工程断面図（その２）
【図３】従来
例の工程断面図
例の工程断面図
１０１ Ｐ− 型シリコン基板
１０２ Ｎ＋ 型埋め込み拡散層１０３
Ｎ− 型エピタキシャル層１０４ パッド酸化膜 １０５ 窒化膜 １０６ ＣＶＤ酸化膜 １０７ レジスト １０８ａ 溝 １０８ｂ 溝 １０９ 内壁酸化膜 １１０ 側壁窒化膜 １１１ Ｐ＋ 拡散層 １１２ レジスト １１３ 多結晶シリコン １１４ａ キャップ酸化膜 １１４ｂ キャップ酸化膜 １１５ 金属電極
Ｎ− 型エピタキシャル層１０４ パッド酸化膜 １０５ 窒化膜 １０６ ＣＶＤ酸化膜 １０７ レジスト １０８ａ 溝 １０８ｂ 溝 １０９ 内壁酸化膜 １１０ 側壁窒化膜 １１１ Ｐ＋ 拡散層 １１２ レジスト １１３ 多結晶シリコン １１４ａ キャップ酸化膜 １１４ｂ キャップ酸化膜 １１５ 金属電極
Claims (4)
- 【請求項１】 半導体基体に概略垂直な側壁を有して
設けられたトレンチ溝と、該トレンチ溝の内壁を覆う絶
縁膜と、該トレンチ溝の底部表面を覆う前記絶縁膜の少
なくとも一部領域に設けた、該絶縁膜が除去されたコン
タクト窓と、該コンタクト窓を介して、トレンチ溝内部
を充填する多結晶シリコン層に接して前記半導体基体の
一部領域を設けて成ることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の絶縁膜を酸化膜と窒化
膜の選ばれた１つ、若しくはこれらの複合膜から成る絶
縁膜としたことを、特徴とする請求項１記載の半導体装
置。 - 【請求項３】 （ａ）第１導電型の半導体基板の主表
面上に、第２導電型の第１及び第２の単結晶半導体層を
順次積層して形成する工程と、（ｂ）選択的に前記半導
体基板に到達する概略垂直な溝を形成し、該溝の内壁表
面全面に内壁酸化膜を形成した後、溝の底部を除いた側
壁部分に側壁窒化膜を形成する工程と、（Ｃ） 前記
内壁酸化膜が露出した溝の底部の少なくとも一部の内壁
酸化膜を除去した後、多結晶シリコン膜で溝内部を充填
して埋め戻すとともに、該多結晶シリコン膜に第１導電
型の不純物を導入する工程とを、具備してなることを特
徴とする半導体装置の製造方法。 - 【請求項４】 請求項３記載の第１導電型をＰ型、第
２導電型をＮ型、第１導電型の不純物を硼素、又は硼素
を含む化合物としたことを特徴とする請求項３記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14012391A JPH04364755A (ja) | 1991-06-12 | 1991-06-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14012391A JPH04364755A (ja) | 1991-06-12 | 1991-06-12 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04364755A true JPH04364755A (ja) | 1992-12-17 |
Family
ID=15261437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14012391A Pending JPH04364755A (ja) | 1991-06-12 | 1991-06-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04364755A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6750526B2 (en) | 2001-11-22 | 2004-06-15 | Renesas Technology Corp. | Semiconductor device with trench isolation having reduced leak current |
| WO2024070392A1 (ja) * | 2022-09-27 | 2024-04-04 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
-
1991
- 1991-06-12 JP JP14012391A patent/JPH04364755A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6750526B2 (en) | 2001-11-22 | 2004-06-15 | Renesas Technology Corp. | Semiconductor device with trench isolation having reduced leak current |
| WO2024070392A1 (ja) * | 2022-09-27 | 2024-04-04 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
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