JPH04366491A - Ｄｒａｍ試験システム - Google Patents
Ｄｒａｍ試験システムInfo
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- JPH04366491A JPH04366491A JP3167651A JP16765191A JPH04366491A JP H04366491 A JPH04366491 A JP H04366491A JP 3167651 A JP3167651 A JP 3167651A JP 16765191 A JP16765191 A JP 16765191A JP H04366491 A JPH04366491 A JP H04366491A
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- 230000006870 function Effects 0.000 abstract description 10
- 102100040489 DNA damage-regulated autophagy modulator protein 2 Human genes 0.000 abstract 2
- 101000968012 Homo sapiens DNA damage-regulated autophagy modulator protein 2 Proteins 0.000 abstract 2
- 238000004321 preservation Methods 0.000 abstract 1
- 230000007547 defect Effects 0.000 description 9
- 230000002950 deficient Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明はＤＲＡＭ試験システムに関し、特
にそのメモリ領域及びリフレッシュ機能の試験に関する
。
にそのメモリ領域及びリフレッシュ機能の試験に関する
。
【０００２】
【従来技術】従来、この種のＤＲＡＭのデータ保持に必
要なリフレッシュ回路は、ＤＲＡＭの一部と考えられて
いる。従来のメモリ試験では、単に、ＤＲＡＭへデータ
を書込み、その後、読出してデータが変化していないか
調べることにより、メモリが正常に動作するか否かのチ
ェックをするだけであり、特にリフレッシュ回路が正常
に動作するか否かの試験は行われなかった。
要なリフレッシュ回路は、ＤＲＡＭの一部と考えられて
いる。従来のメモリ試験では、単に、ＤＲＡＭへデータ
を書込み、その後、読出してデータが変化していないか
調べることにより、メモリが正常に動作するか否かのチ
ェックをするだけであり、特にリフレッシュ回路が正常
に動作するか否かの試験は行われなかった。
【０００３】上述した従来のメモリ試験では、リフレッ
シュ回路の不良で、正しくデータが保持できない場合、
メモリチップが不良と判定される。また、データを書込
み直後に読出し、データが正常に保持できたか否かをチ
ェックしている場合では、リフレッシュ回路の不良は検
出できない等、不良発生箇所の指摘能力が低かった。
シュ回路の不良で、正しくデータが保持できない場合、
メモリチップが不良と判定される。また、データを書込
み直後に読出し、データが正常に保持できたか否かをチ
ェックしている場合では、リフレッシュ回路の不良は検
出できない等、不良発生箇所の指摘能力が低かった。
【０００４】つまり、従来のメモリ試験では、ＤＲＡＭ
自体の不良とリフレッシュ回路の不良とを判別すること
ができないという欠点があった。
自体の不良とリフレッシュ回路の不良とを判別すること
ができないという欠点があった。
【０００５】
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的はＤＲＡＭ自体の
不良とリフレッシュ回路の不良とを判別することのでき
るＤＲＡＭ試験システムを提供することである。
ためになされたものであり、その目的はＤＲＡＭ自体の
不良とリフレッシュ回路の不良とを判別することのでき
るＤＲＡＭ試験システムを提供することである。
【０００６】
【発明の構成】本発明によるＤＲＡＭ試験システムは、
ＤＲＡＭのメモリ領域に対して第１のテスト用データを
書込む第１の書込み手段と、この書込み後リフレッシュ
サイクルを伴わずデータを読出す第１の読出し手段と、
この読出されたデータと前記テスト用データとを比較す
る第１の比較手段と、この比較結果の一致確認後に前記
ＤＲＡＭのメモリ領域に対して第２のテスト用データを
書込む第２の書込み手段と、この書込み後更にリフレッ
シュサイクル経過後にデータを読出す第２の読出し手段
と、この読出されたデータと前記テスト用データとを比
較する第２の比較手段とを有することを特徴とする。
ＤＲＡＭのメモリ領域に対して第１のテスト用データを
書込む第１の書込み手段と、この書込み後リフレッシュ
サイクルを伴わずデータを読出す第１の読出し手段と、
この読出されたデータと前記テスト用データとを比較す
る第１の比較手段と、この比較結果の一致確認後に前記
ＤＲＡＭのメモリ領域に対して第２のテスト用データを
書込む第２の書込み手段と、この書込み後更にリフレッ
シュサイクル経過後にデータを読出す第２の読出し手段
と、この読出されたデータと前記テスト用データとを比
較する第２の比較手段とを有することを特徴とする。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図２は本発明によるＤＲＡＭ試験システム
の一実施例の構成を示すブロック図である。この図２に
示されているＤＲＡＭ試験システムは、データの書込み
及び読出しによる従来の試験を行う機能の他に、リフレ
ッシュサイクルを伴う書込み及び読出しの試験を行う機
能を有するシステムである。図には、主として後者の機
能が示されている。
の一実施例の構成を示すブロック図である。この図２に
示されているＤＲＡＭ試験システムは、データの書込み
及び読出しによる従来の試験を行う機能の他に、リフレ
ッシュサイクルを伴う書込み及び読出しの試験を行う機
能を有するシステムである。図には、主として後者の機
能が示されている。
【０００９】図２を参照すると本実施例のＤＲＡＭ試験
システムは、試験対象となるＤＲＡＭ２の他に、ＣＰＵ
１と、インターバルタイマ手段５と、ＲＯＭ６とを含ん
で構成されている。なお、１１はデータバスである。
システムは、試験対象となるＤＲＡＭ２の他に、ＣＰＵ
１と、インターバルタイマ手段５と、ＲＯＭ６とを含ん
で構成されている。なお、１１はデータバスである。
【００１０】ＣＰＵ１は、データバス１１を通し、ＤＲ
ＡＭ２、インターバルタイマ手段５及びＲＯＭ６と接続
され、インターバルタイマ手段５とは、更に割込み信号
１２によっても接続されている。
ＡＭ２、インターバルタイマ手段５及びＲＯＭ６と接続
され、インターバルタイマ手段５とは、更に割込み信号
１２によっても接続されている。
【００１１】ＤＲＡＭ２は、データ保持にリフレッシュ
が必要な周知のダイナミックランダムアクセスメモリで
あり、データの書込み及び読出しによる従来の試験後に
データライト手段３及びデータ比較手段４がＣＰＵによ
って格納される。
が必要な周知のダイナミックランダムアクセスメモリで
あり、データの書込み及び読出しによる従来の試験後に
データライト手段３及びデータ比較手段４がＣＰＵによ
って格納される。
【００１２】ＲＯＭ６は、データ保持にリフレッシュを
必要としない周知のリードオンリメモリであり、予めホ
ルト実行手段７、パリティチェック手段８及びスイッチ
手段９が格納されている。
必要としない周知のリードオンリメモリであり、予めホ
ルト実行手段７、パリティチェック手段８及びスイッチ
手段９が格納されている。
【００１３】ここで、本システムのリフレッシュサイク
ルを伴う書込み及び読出し試験について順を追って説明
する。リフレッシュ回路により一定間隔で、リフレッシ
ュサイクルが実行されているＤＲＡＭ２に格納されてい
るデータライト手段３は、データライト手段３及びデー
タ比較手段４で使用されている以外のＤＲＡＭ２の全メ
モリ領域に対して、テストデータを書込む。更に、デー
タライト手段３は、全メモリ領域へのデータ書込み終了
時、リフレッシュサイクルが挿入されるべき時間間隔よ
り、長い時間値を、データバス１１経由でインターバル
タイマ手段５へ設定し、続いてＲＯＭ６に存在するホル
ト実行手段７を起動する。
ルを伴う書込み及び読出し試験について順を追って説明
する。リフレッシュ回路により一定間隔で、リフレッシ
ュサイクルが実行されているＤＲＡＭ２に格納されてい
るデータライト手段３は、データライト手段３及びデー
タ比較手段４で使用されている以外のＤＲＡＭ２の全メ
モリ領域に対して、テストデータを書込む。更に、デー
タライト手段３は、全メモリ領域へのデータ書込み終了
時、リフレッシュサイクルが挿入されるべき時間間隔よ
り、長い時間値を、データバス１１経由でインターバル
タイマ手段５へ設定し、続いてＲＯＭ６に存在するホル
ト実行手段７を起動する。
【００１４】起動されたホルト実行手段７は、直ちにＨ
ＡＬＴ命令を実行し、ＣＰＵ１の命令実行を、割込みが
発生するまで中止する。一方、インターバルタイマ手段
５は、データライト手段３が時間値を設定した直後から
時間をカウントし、設定された時間を経過した時点で、
割込み信号１２経由で、ＣＰＵ１に対して割込み要求を
出力する。本割込み要求で、ホルト実行手段７によりホ
ルト（停止）状態になっていたＣＰＵ１は、再び、ＨＡ
ＬＴ命令の次の命令から処理を実行し、パリティチェッ
ク手段８を起動する。
ＡＬＴ命令を実行し、ＣＰＵ１の命令実行を、割込みが
発生するまで中止する。一方、インターバルタイマ手段
５は、データライト手段３が時間値を設定した直後から
時間をカウントし、設定された時間を経過した時点で、
割込み信号１２経由で、ＣＰＵ１に対して割込み要求を
出力する。本割込み要求で、ホルト実行手段７によりホ
ルト（停止）状態になっていたＣＰＵ１は、再び、ＨＡ
ＬＴ命令の次の命令から処理を実行し、パリティチェッ
ク手段８を起動する。
【００１５】パリティチェック手段８は、データライト
手段３、データ比較手段４を含むＤＲＡＭ２の全メモリ
領域に対してデータの読出しを実行し、最後にパリティ
エラーが起きているか否かをチェックし、その結果をス
イッチ手段９に引渡す。
手段３、データ比較手段４を含むＤＲＡＭ２の全メモリ
領域に対してデータの読出しを実行し、最後にパリティ
エラーが起きているか否かをチェックし、その結果をス
イッチ手段９に引渡す。
【００１６】スイッチ手段９は、パリティエラーが発生
していた場合、リフレッシュ回路が正常に動作しておら
ず、ＤＲＡＭ２内に存在する各手段に制御を渡すと、メ
モリ上のデータが破壊されているので、ＣＰＵ１が暴走
する可能性が高い。よって、この場合は、リフレッシュ
を必要としないＲＯＭ６に存在するスイッチ手段９は独
自にＬＥＤ、ＬＣＤ等でエラーを表示し、処理を中止す
る。パリティエラーが発生していない場合は、スイッチ
手段９は、ＤＲＡＭ２に存在するデータ比較手段４が、
ＣＰＵ１で正常に動作可能と判定し、制御をデータ比較
手段４へ移す。
していた場合、リフレッシュ回路が正常に動作しておら
ず、ＤＲＡＭ２内に存在する各手段に制御を渡すと、メ
モリ上のデータが破壊されているので、ＣＰＵ１が暴走
する可能性が高い。よって、この場合は、リフレッシュ
を必要としないＲＯＭ６に存在するスイッチ手段９は独
自にＬＥＤ、ＬＣＤ等でエラーを表示し、処理を中止す
る。パリティエラーが発生していない場合は、スイッチ
手段９は、ＤＲＡＭ２に存在するデータ比較手段４が、
ＣＰＵ１で正常に動作可能と判定し、制御をデータ比較
手段４へ移す。
【００１７】データ比較手段４は、先にデータライト手
段３がデータを書込んだＤＲＡＭ２の全領域の全データ
が正常に保持されているか否かをチェックし、正常又は
異常の結果情報を表示し、全ての処理を終了する。
段３がデータを書込んだＤＲＡＭ２の全領域の全データ
が正常に保持されているか否かをチェックし、正常又は
異常の結果情報を表示し、全ての処理を終了する。
【００１８】次に、以上のリフレッシュサイクルを伴う
書込み及び読出し試験を含む本システムの動作について
図２を用いて説明する。図２は、図１の試験システムに
よる試験動作を示すフローチャートである。まず最初に
、電源投入等に応答し、ＣＰＵはＤＲＡＭの全メモリ領
域に対しテスト用のデータを書込む（ステップ２１）。 この場合、後に比較を行うため、サイクリックに内容が
変化するデータが望ましい。そして、その直後にデータ
を読出し、ＤＲＡＭの全メモリ領域に対してデータ比較
を行う（ステップ２２）。これにより、リフレッシュサ
イクルを伴わない従来と同様の試験が行われることとな
る。
書込み及び読出し試験を含む本システムの動作について
図２を用いて説明する。図２は、図１の試験システムに
よる試験動作を示すフローチャートである。まず最初に
、電源投入等に応答し、ＣＰＵはＤＲＡＭの全メモリ領
域に対しテスト用のデータを書込む（ステップ２１）。 この場合、後に比較を行うため、サイクリックに内容が
変化するデータが望ましい。そして、その直後にデータ
を読出し、ＤＲＡＭの全メモリ領域に対してデータ比較
を行う（ステップ２２）。これにより、リフレッシュサ
イクルを伴わない従来と同様の試験が行われることとな
る。
【００１９】ここで、その比較結果が不一致、すなわち
エラーであれば、ＤＲＡＭ自体が不良であるものと判定
できる（ステップ２３→３０）。一方、その比較結果が
一致、すなわちエラーでなければ、ＤＲＡＭ自体は正常
であるものと判定でき、処理は次ステップに移行する。
エラーであれば、ＤＲＡＭ自体が不良であるものと判定
できる（ステップ２３→３０）。一方、その比較結果が
一致、すなわちエラーでなければ、ＤＲＡＭ自体は正常
であるものと判定でき、処理は次ステップに移行する。
【００２０】次に、先述のように、データライト手段に
より、ＤＲＡＭの全メモリ領域に対しテスト用のデータ
を書込む（ステップ２４）。そして、インターバルタイ
マ手段により一定時間ホルト状態とする（ステップ２５
）。これにより、リフレッシュサイクルが実行される。
より、ＤＲＡＭの全メモリ領域に対しテスト用のデータ
を書込む（ステップ２４）。そして、インターバルタイ
マ手段により一定時間ホルト状態とする（ステップ２５
）。これにより、リフレッシュサイクルが実行される。
【００２１】ホルト状態の解除後、データを読出して周
知のパリティチェックを行う（ステップ２６）。ここで
、パリティエラーが発生すれば、リフレッシュ機能が不
良であるものと判定できる（ステップ２６→３１）。 一方、パリティエラーが発生しなければ、今度はデータ
を読出し、ＤＲＡＭの全メモリ領域に対してデータ比較
を行う（ステップ２７）。これは、周知のパリティチェ
ックでは検出できないエラーを検出するためである。
知のパリティチェックを行う（ステップ２６）。ここで
、パリティエラーが発生すれば、リフレッシュ機能が不
良であるものと判定できる（ステップ２６→３１）。 一方、パリティエラーが発生しなければ、今度はデータ
を読出し、ＤＲＡＭの全メモリ領域に対してデータ比較
を行う（ステップ２７）。これは、周知のパリティチェ
ックでは検出できないエラーを検出するためである。
【００２２】ここで、その比較結果が不一致、すなわち
エラーであれば、リフレッシュ機能が不良であるものと
判定できる（ステップ２８→３１）。一方、その比較結
果が一致、すなわちエラーでなければ、リフレッシュ機
能が正常であるものと判定できる（ステップ２８→２９
）。
エラーであれば、リフレッシュ機能が不良であるものと
判定できる（ステップ２８→３１）。一方、その比較結
果が一致、すなわちエラーでなければ、リフレッシュ機
能が正常であるものと判定できる（ステップ２８→２９
）。
【００２３】以上のように、本システムでは、リフレッ
シュサイクルを伴わない試験の後、リフシッシュサイク
ルを伴う試験を行うため、ＤＲＡＭ自体の不良とリフレ
ッシュ機能の不良との判別ができるのである。
シュサイクルを伴わない試験の後、リフシッシュサイク
ルを伴う試験を行うため、ＤＲＡＭ自体の不良とリフレ
ッシュ機能の不良との判別ができるのである。
【００２４】
【発明の効果】以上説明したように本発明は、ＤＲＡＭ
のデータ保持に必要なリフレッシュ回路の故障を識別す
るための機能を追加することで、今まで検出できなかっ
た又はメモリチップの不良としか判定できなかったリフ
レッシュ回路の不良が識別可能となり、メモリ試験での
障害検出能力と障害箇所を正確に指摘する分解能とを向
上できるという効果がある。
のデータ保持に必要なリフレッシュ回路の故障を識別す
るための機能を追加することで、今まで検出できなかっ
た又はメモリチップの不良としか判定できなかったリフ
レッシュ回路の不良が識別可能となり、メモリ試験での
障害検出能力と障害箇所を正確に指摘する分解能とを向
上できるという効果がある。
【図１】本発明の実施例によるＤＲＡＭ試験システムの
試験動作を示すフローチャートである。
試験動作を示すフローチャートである。
【図２】本発明の実施例によるＤＲＡＭ試験システムの
構成を示すブロック図である。
構成を示すブロック図である。
１ ＣＰＵ
２ ＤＲＡＭ
５ インターバルタイマ手段
６ ＲＯＭ
Claims (1)
- 【請求項１】 ＤＲＡＭのメモリ領域に対して第１の
テスト用データを書込む第１の書込み手段と、この書込
み後リフレッシュサイクルを伴わずデータを読出す第１
の読出し手段と、この読出されたデータと前記テスト用
データとを比較する第１の比較手段と、この比較結果の
一致確認後に前記ＤＲＡＭのメモリ領域に対して第２の
テスト用データを書込む第２の書込み手段と、この書込
み後更にリフレッシュサイクル経過後にデータを読出す
第２の読出し手段と、この読出されたデータと前記テス
ト用データとを比較する第２の比較手段とを有すること
を特徴とするＤＲＡＭ試験システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3167651A JPH04366491A (ja) | 1991-06-12 | 1991-06-12 | Ｄｒａｍ試験システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3167651A JPH04366491A (ja) | 1991-06-12 | 1991-06-12 | Ｄｒａｍ試験システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04366491A true JPH04366491A (ja) | 1992-12-18 |
Family
ID=15853717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3167651A Pending JPH04366491A (ja) | 1991-06-12 | 1991-06-12 | Ｄｒａｍ試験システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04366491A (ja) |
-
1991
- 1991-06-12 JP JP3167651A patent/JPH04366491A/ja active Pending
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