JPH04101253A

JPH04101253A - メモリのｅｃｃ回路の動作試験方式

Info

Publication number: JPH04101253A
Application number: JP2218656A
Authority: JP
Inventors: Teruo Tanaka; 照夫田中
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-08-20
Filing date: 1990-08-20
Publication date: 1992-04-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕ＥＣＣ回路を備えたメモリ装置におけるＥＣＣ回路の動
作試験方式に関し、供試体に対して、電気的なダメージを与えることなく、
ＥＣＣ回路の誤り訂正動作を試験することを目的とし、擬似破壊データを書き込んだ試験用の読み出し専用メモ
リ（ＲＯＭ）を用意し、該試験用の読み出し専用メモリ
（ＲＯＭ）を、上記メモリ装置のメモリアドレスバス、
メモリデータバス、特定の選択線に接続し、該試験用の
読み出し専用メモリ（ＲＯＭ）をアクセスして、リード
動作を行い、該読み出した擬像破壊データを用いて、メ
モリ装置のＥＣＣ回路の誤り訂正動作を試験するように
構成する。

〔産業上の利用分野〕

本発明は、ＥＣＣ回路を備えたメモリ装置において、メ
モリの１ビツトのデータ破壊を訂正するＥＣＣ回路の動
作を試験する方式に関する。″近年のコンピュータシス
テムの高信顛性の要求に伴い、メモリ装置には、各語の
１ビツトのデータ破壊を訂正するＥＣＣ回路が使用され
ている。

高信鯨性が要求される装置では、部品点数を増加させる
ことなく、且つ、供試体であるメモリ装置への電気的な
ダメージを与えることなく、擬像的に１ビツトのデータ
破壊を発生させて、該ＥＣＣ回路が正常に、上記１ビツ
トのデータ破壊を修正することができるか否かを試験で
きることが要求される。

〔従来の技術と発明が解決しようとする課題〕第３図は
従来のＥＣＣ回路の動作試験方式を説明する図である。

従来のＥＣＣ回路の動作試験は、メモリ装置（以下、単
に、供試体ということがある）のメモリデータバス１１
のリードデータバスに、例えば、１ビツトのデータ破壊
を発生させる擬似データ破壊回路５を挿入しておき、シ
ステムアドレス、コントロールバス１４からの情報（ア
ドレス、リード指示）を、デコーダ（ＤＥＣ）　６が解
析してリード動作であると認識したとき、該擬似データ
破壊回路５により、擬像的に１ビツトのデータ破壊をす
るか、又は、該擬似データ破壊回路５を持たない供試体
では、ＥＣＣ回路４と、メモリ１．２間のメモリデータ
バス１１の任意の１ビツトをクリップ等で、強制的に接
地する等して、１ビット誤りを発生させ、該ＥＣＣ回路
４が、該発生した１ビツトの誤りを修正したことを、シ
ステムデータバス１３を介して確認していた。

従って、供試体のＥＣＣ回路４の動作試験を実施する為
には、該供試体に擬似データ破壊回路５を設けるか、又
は、供試体のメモリデータバス１１の一部を、強制的に
破壊させる必要があり、高僧転性を要求される装置では
、上記擬似データ破壊回路５を設けることは、部品点数
を増加させて信幀度を低下させる問題と、上記メモリデ
ータバス１１の一部を強制的に破壊させる方式では、供
試体に対して電気的なダメージを与えることがあり、信
鯨度を低下させる危険があるという問題があった。

本発明は上記従来の欠点に鑑み、ＥＣＣ回路を備えたメ
モリ装Ｗ（供試体）において、部品点数を増加させるこ
となく、又は、最小限の増加で、又は、供試体に電気的
なダメージを与えることなく、ＥＣＣ回路に、擬似破壊
データを入力して、該破壊データが修正されたことを確
認することができるＥＣＣ回路の動作試験方式を提供す
ることを目的とするものである。

〔課題を解決するための手段〕

第１図は本発明の原理構成図である。上記の問題点は下
記の如くに構成したメモリのＥＣＣ回路の動作試験方式
によって解決される。

ＥＣＣ回路４を備えたメモリ装置において、擬像破壊デ
ータを書き込んだ試験用の読み出し専用メモリ（ＲＯＭ
）　３を用意し、該試験用の読み出し専用メモリ（ＲＯＭ）　３を、上記
メモリ装置のメモリアドレスバス１０．メモリデータバ
ス１１．特定の選択線１２に接続し、該試験用の読み出
し専用メモリ（ＲＯＭ）　３をアクセスして、リード動
作を行い、該読み出した擬似破壊データを用いて、メモ
リ装置のＥＣＣ回路４の誤り訂正動作を試験するように
構成する。

〔作用〕

即ち、本発明によれば、擬似破壊データを、予め、書き
込んだ試験用の読み出し専用メモリ（ＲＯＭ）（以下之
単に、読み出し専用メモリ（ＲＯＭ）という）を用意し
ておき、供試体であるメモリ装置を試験するとき、該読
み出し専用メモリ（ＲＯＭ）を、該供試体のメモリアド
レスバス、メモリデータバス。

及び、特定の選択線（イネーブル線）に接続して、図示
されていない中央処理装置（ＣＰＵ）から、該読み出し
専用メモリ（ＲＯＭ）をアクセスし、リード動作を行い
、該読み出した擬似破壊データを、ＥＣＣ回路に入力し
て、該擬像破壊データに存在している１ビツトエラーを
修正して、例えば、システムバスに読み出し、予め、メ
モリ等に設定しておいた期待値と照合することで、該Ｅ
ＣＣ回路の修正動作を確認することができる。

従って、本発明においては、供試体に電気的なダメージ
を与えることなく、又、該供試体に、擬似データ破壊回
路といった部品点数を増加させることなく、該ＥＣＣ回
路の誤り訂正動作を試験することができ、供試体の信転
度の向上に寄与することが大きいという効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図は、本発明の原理構成図であり、第２図は
、本発明の一実施例を示した図であって、（ａ）は擬似
破壊データを格納している読み出し専用メモリ（ＲＯＭ
）の供試体への接続例を示し、（ｂ）は擬似破壊データ
の格納するメモリ空間の例を示している。

本発明においては、擬似破壊データを格納した読み出し
専用メモリ（ＲＯＭ）　３を用意しておき、この読み出
し専用メモリ（ＲＯＭ）　３を供試体のメモリアドレス
バス１０．メモリデータバス１１．特定の選択線１２に
、例えば、スプリングプローブで接続し、該読み出し専
用メモリ（ＲＯＭ）　３をアクセスしてリード動作を行
い、該リード動作で読み出した擬似破壊データを、ＥＣ
Ｃ回路４に入力して、該擬像破壊データが修正されたこ
とを確認する手段が、本発明を実施するのに必要な手段
である。尚、全図を通して同じ符号は同じ対象物を示し
ている。

以下、第１図を参照しながら、第２図によって、本発明
のメモリのＥＣＣ回路の動作試験方式を説明する。

先ず、本発明においては、擬像破壊データを格納した読
み出し専用メモリ（ＲＯＭ）　３を用意する。

そして、第２図（ａ）に示したように、該読み出し専用
メモリ（ＲＯＭ）　３を、例えば、スプリングプローブ
で、供試体のメモリアドレスバス１０．メモリデータバ
ス１１．特定の選択線（イネーブル線）１２に接続する
。

該読み出し専用メモリ（ＲＯＭ）　３のアドレス空間は
、（ｂ）図に示したように、当該供試体の持っているメ
モリ空間の、例えば、空き領域が与えられているものと
し、該空き領域をアクセスする為のイネーブル信号は、
第１図に示したデコーダ（ＤＥＣ）６の特定の選択線１
２に出力されるように構成しておく。

この段階で、図示されていない中央処理装置（ＣＰＵ）
から、該読み出し専用メモリ（ＲＯＭ）　３をアクセス
すると、上記デコーダ（ＤＥＣ）　６の選択線１２が付
勢され、そのとき、メモリアドレスバス１０に設定され
ているアドレスに格納されている上記読み出し専用メモ
リ（ＲＯＭ）　３から擬似破壊データが、メモリデータ
バス１１に読み出される。

該読み出された擬似破壊データは、該メモリデータバス
１１からＥＣＣ回路４に入力され、該破壊されているビ
ットが修正され、システムデータバス１３に出力される
。

上記中央処理装置（ＣＰＵ）は、上記メモリ１．２等に
、予め、格納されている期待値と照合する等して、該Ｅ
ＣＣ回路４の修正動作を確認する。

若し、上記デコーダ（ＤＥＣ）　６がシステムアドレス
、コントロールバス１４の情報を解析して、メモリ（Ｍ
ＥＭ）　１．又は、２へのアクセスであることを認識す
ると、選択線１２１．又は、１２２が付勢され、且つ、
該アクセスがライト動作であると、ＥＣＣ回路４で、シ
ステムバス１３のデータにチエツクビットを付加して、
該メモリ（ＭＥＭ）　１．又は、２に書き込れる。

該中央処理装置（ＣＰＵ）は、該メモリ（ＭＥＭ）　１
．又は、２に書き込まれたデータを見ることにより、該
ＥＣＣ回路４のチエツクピットの生成動作を確認するこ
とができる。

このようにして、該ＥＣＣ回路４のチエツクピットの生
成動作と、エラービットの修正動作を確認することがで
きる。

尚、上記の実施例では、読み出し専用メモリ（ＲＯＭ）
３を供試体にスプリングプローブで接続する例で説明し
たが、若し、部品点数が許すならば、コネクタを介して
接続するようにしてもよい。又、該供試体のメモリが、
元々、読み出し専用メモリ（ＲＯＭ）で、且つ、未使用
領域がある場合には、上記の如き、独立した読み出し専
用メモリ（ＲＯＭ）　３を接続せず、該供試体の読み出
し専用メモリ（ＲＯＭ）の未使用領域に、予め、擬似破
壊データを書き込んでおき、これを読み出すことにより
、同様の効果を得ることができることはいう迄もないこ
とである。

このように、本発明は、ＥＣＣ回路を備えたメモリ装置
におけるＥＣＣ回路の動作を試験するのに、擬似破壊デ
ータを格納した読み出し専用メモリ（ＲＯＭ）　３を用
意しておき、この読み出し専用メモリ（ＲＯＭ）　３を
供試体（メモリ装置）のメモリアドレスバス１０．メモ
リデータバス１１．特定の選択線１２に、例えば、スプ
リングプローブで接続し、該読み出し専用メモリ（ＲＯ
Ｍ）　３をアクセスしてリード動作を行い、該リード動
作で読み出した擬似破壊データを、ＥＣＣ回路４に入力
して、該擬似破壊データが修正されたことを確認するよ
うにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明のメモリのＥＣＣ
回路の動作試験方式は、ＥＣＣ回路を備えたメモリ装置
において、擬似破壊データを書き込んだ試験用の読み出
し専用メモリ（ＲＯＭ）を用意し、該試験用の読み出し
専用メモリ（ＲＯＭ）を、上記メモリ装置のメモリアド
レスバス、メモリデータバス、特定の選択線に接続し、
該試験用の読み出し専用メモリ（ＲＯＭ）をアクセスし
て、リード動作を行い、該読み出した擬似破壊データを
用いて、メモリ装置のＥＣＣ回路の誤り訂正動作を試験
するようにしたものであるので、該供試体であるメモリ
装置に電気的なダメージを与えることなく、又、該供試
体に、擬似データ破壊回路といった部品点数を増加させ
ることなく、該ＥＣＣ回路の動作を試験することができ
、供試体の信頼度の向上に寄与することが大きいという
効果がある。

【図面の簡単な説明】

第１図は本発明の原理構成図。第２図は本発明の一実施例を示した図。第３図は従来のＥＣＣ回路の動作試験方式を説明する図
。である。図面において、１．２はメモリ（ＭＥＭ）　。３は試験用の読み出し専用メモリ（ＲＯＭ）　、又は、
読み出し専用メモリ（ＲＯＭ）　。４はＥＣＣ回路、　　　５は擬似データ破壊回路６はデ
コーダ（ＤＥＣ）　。１０はメモリアドレスバス。１１はメモリデータバス。１２、１２０．１２１は選択線。１３はシステムデータバス。１４はシステムアドレスバス、コントロールバス。をそれぞれ示す。第２図

Claims

【特許請求の範囲】ＥＣＣ回路（４）を備えたメモリ装置において、擬似破
壊データを書き込んだ試験用の読み出し専用メモリ（Ｒ
ＯＭ）（３）を用意し、該試験用の読み出し専用メモリ（ＲＯＭ）（３）を、上
記メモリ装置のメモリアドレスバス（１０）、メモリデ
ータバス（１１）、特定の選択線（１２）に接続し、該
試験用の読み出し専用メモリ（ＲＯＭ）（３）をアクセ
スして、リード動作を行い、該読み出した擬似破壊デー
タを用いて、メモリ装置のＥＣＣ回路（４）の誤り訂正
動作を試験することを特徴とするメモリのＥＣＣ回路の
動作試験方式。