JPS6236578B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はアドレス停止制御方式に関し、特にマ
イクロプロセツサなどにおいて、例えばデバツグ
試験の際に特定のアドレスのデータに無効データ
を挿入しておいて該アドレスのデータが呼出され
たときにエラー状態を生じさせることによつてそ
の特定アドレスで命令のアドレス停止を行なうア
ドレス停止制御方式に関するものである。

データ処理装置などにおいて、特にマイクロプ
ロセツサにおいて、例えばデバツグのような試験
動作を行なう際に、プログラムをメモリに記憶し
ておき、プログラム中のあるアドレス点でプログ
ラムの走行を停止させる場合がある。これを行な
うために従来のこの種の装置においては、一般に
停止したいアドレスをアドレス・ストツプ・レジ
スタに設定しておいて、プロセツサによりメモリ
から読出される命令アドレスと、前記アドレス・
ストツプ・レジスタ内に設定された所望のアドレ
スとを比較器により比較しておき、両者が一致す
れば比較器からの出力によりクロツク・ストツプ
状態等を発生させ、システムを停止するようにし
ていた。

しかしながら、前記の従来技術により方式で
は、アドレス・ストツプ・レジスタおよび比較器
が必要である。そしてこのアドレス・ストツプ・
レジスタは、１つのアドレスを構成するビツト数
だけアドレス情報を保持できる大きさのもの、例
えばメモリが4Kの場合には12ビツトの大きさの
レジスタでなければならなかつた。また、比較器
においても、前記停止レジスタに保持されたビツ
ト数と、記憶装置から読出される同じビツト数の
アドレス情報分とを比較しなければならないた
め、かなり大きなハードウエア量を必要とするこ
とになる。このことは、例えばLSI（大規模集積
回路）などによりマイクロプロセツサを構成する
場合において、種々の目的で割当てられた機能回
路を決定したあとで、アドレス・ストツプ・レジ
スタや比較回路を組込むことになる。このとき残
りの機能回路部分にあまり余裕がない場合に、前
記アドレス比較機能を確保するとなると、これを
組込むことができるか否かの微妙な状態を生ずる
恐れがある。

本発明は上記のような問題を解決するために、
ビツト数の大きなアドレス・ストツプ・レジスタ
や比較器を用いてアドレス停止レジスタとプロセ
ツサから出力されるアドレスを比較せずに、僅か
１ビツト程度のビツト数を利用して、特定のアド
レスでパリテイエラーを故意に生じさせるように
してその特定アドレスの存在を検出してアドレス
ストツプを行なうアドレス停止制御方式を提供す
ることを目的としている。そしてこのために本発
明によるアドレス停止制御方式では、メモリの特
定アドレスのときに命令のアドレス停止を行なう
ようにしたアドレス停止制御方式において、メモ
リの内容を読出すアドレス設定手段と、上記メモ
リの出力を一時的に保持する出力保持手段と、メ
モリに記入されたチエツク・ビツトを反転させる
ビツト反転手段と、上記ビツト反転手段により反
転された反転ビツトを上記メモリに記入するか否
かを選択する選択手段を設け、特定アドレスに上
記反転ビツトをセツトすることにより該特定アド
レスにおいてその出力情報にエラーの存在を検出
させ、これによりアドレス・ストツプを行なうよ
うにしたことを特徴とする。

次に本発明の実施例を添付の図面を参照して説
明する。

図は本発明の方式を実現する一実施例構成を示
す。

図において、１はマイクロプロセツサにおける
制御メモリ、２は前記制御メモリ中のアドレスを
セツトするCSアドレス・レジスタ、３はCSアド
レス・レジスタ２のアドレスを＋１するカウン
タ、４は前記制御メモリ１から読出された内容を
一時的にセツトしておく制御レジスタを示す。５
はインバータであつて、制御レジスタ４内に入れ
られた情報のうち、特定アドレスのパリテイ・チ
エツクビツトＲのみを反転させて故意にエラー状
態を与えて再度、制御メモリ１に戻して記憶させ
るようにしているものである。６はパリテイビツ
ト検査装置で、パリテイエラーを検出したとき、
これを報告して、クロツク停止制御を行なつたり
するエラー検出装置である。７および８はアンド
回路、９はオア回路、１０はモード設定用のラツ
チであつて、通常はアンド回路７に「１」を出力
してこのアンド回路７をオン状態にするが、イン
バリツド・モード信号「１」が印加されるとアン
ド回路８に「１」を出力し、これをオン状態にす
る。

以上のように構成された本発明の装置の動作を
説明する。

通常の動作のときラツチ１０はアンド回路７に
「１」を出力しアンド回路７をオン状態にする。
したがつて、CSアドレス・レジスタ２にセツト
されたアドレスにもとづき制御メモリ１が読出さ
れて制御レジスタ４に制御メモリ１の出力がセツ
トされたとき、パリテイ・ビツト検査装置６でパ
リテイ・チエツクを行ない、その結果が正常であ
れば制御レジスタ４にセツトされた出力にもとづ
き制御が行なわれる。このときパリテイ・ビツト
Ｐはアンド回路７、オア回路９を経由してそのま
ま制御メモリ１にセツトされる。そしてCSアド
レス・レジスタ２にセツトされたアドレスはカウ
ンタ３により＋１され、次の制御情報が制御メモ
リ１から出力され、プロセツサのデータ処理が行
なわれることになる。

しかしながら、例えばデバツグ等によりシステ
ムの試験のために特定のアドレスのプログラムで
その動作を停止させたい場合には次のような制御
を行なう。

まず、ラツチ１０に対してインバリツドモード
信号「１」を印加する。これによりラツチ１０は
アンド回路８に対して「１」を出力して、このア
ンド回路８をオン状態にする。そして次に停止さ
せたいプログラムのアドレスを適当な手段により
CSアドレス・レジスタ２にセツトする。そして
データとパリテイ反転ビツトをライトする。すな
わちこのパリテイビツトＰはインバータ５により
反転され、アンド回路８およびオア回路９を経由
して、制御メモリにセツトされる。つまり先に正
しいパリテイビツトＰがセツトされていたものが
インバータ５により故意に反転されてパリテイビ
ツトがセツトされることになる。

このような準備をした後、試験のためのプログ
ラムを走行させる。このとき停止すべきプログラ
ムのアドレスがCSアドレス・レジスタ２にセツ
トされたとき、そのアドレスの内容が制御レジス
タ４に出力されてくる。このとき該特定アドレス
のパリテイビツトは上記の如く反転されているの
で、無効すなわちエラー状態にあることがパリテ
イビツト検査装置６で検出されることになる。そ
してこの検査装置６からの出力を利用してシステ
ムを自動的に停止させる。すなわち、その方法の
一つとして、クロツク装置を停止させるか、ある
いはその検出出力を割込み信号として用いること
によつてシステムを停止状態にしたりあるいはマ
ニアル制御状態（HALT）にする。

以上述べたように本発明は従来のアドレス制御
停止方式と異つて、パリテイビツトを反転させる
ことにより故意にエラー状態を作り、これにより
所定のアドレスにおける自動停止制御を行なうこ
とができる。このときパリテイビツト検査装置は
すでき存在するものを使用すればよいので、ハー
ド量をあまり大きくすることなく、きわめて有効
なアドレス停止制御を行なうことができる。

【図面の簡単な説明】

図は本発明の一実施例構成を示す。 図中、１は制御メモリ、２はCSアドレス・レ
ジスタ、３は＋１カウンタ、４は制御レジスタ、
５はインバータ、６はパリテイビツト検査装置、
７，８はアンド回路、９はオア回路、１０はラツ
チをそれぞれ示す。

Claims (1)

【特許請求の範囲】
1. １ メモリの特定アドレスのときに命令のアドレ
   ス停止を行なうようにしたアドレス停止制御方式
   において、メモリの内容を読出すアドレス設定手
   段と、上記メモリの出力を一時的に保持する出力
   保持手段と、メモリに記入されたチエツク・ビツ
   トを反転させるビツト反転手段と、上記ビツト反
   転手段により反転された反転ビツトを上記メモリ
   に記入するか否かを選択する選択手段を設け、特
   定アドレスに上記反転ビツトをセツトすることに
   より該特定アドレスにおいてその出力情報にエラ
   ーの存在を検出させ、これによりアドレス・スト
   ツプを行なうようにしたことを特徴とするアドレ
   ス停止制御方式。