JPH0895086A - 液晶表示素子用アクティブマトリクスパネルとその製造方法 - Google Patents
液晶表示素子用アクティブマトリクスパネルとその製造方法Info
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- JPH0895086A JPH0895086A JP25272494A JP25272494A JPH0895086A JP H0895086 A JPH0895086 A JP H0895086A JP 25272494 A JP25272494 A JP 25272494A JP 25272494 A JP25272494 A JP 25272494A JP H0895086 A JPH0895086 A JP H0895086A
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Abstract
(57)【要約】
【目的】 高開口率で、低抵抗の容量ラインを備える液
晶表示素子用薄膜トランジスタパネルを提供することで
ある。 【構成】 透明基板１０上にシリコン層と金属層を順次
堆積し、シリコン層を金属シリサイド層に変換する。金
属層を除去すると共に金属シリサイド層をパターニング
し、金属シリサイドからなり光透過性の容量ラインＣＳ
を形成する。その後、薄膜トランジスタ１２と該薄膜ト
ランジスタ１２に接続され容量ラインＣＳに対向した画
素電極１１を形成する。
晶表示素子用薄膜トランジスタパネルを提供することで
ある。 【構成】 透明基板１０上にシリコン層と金属層を順次
堆積し、シリコン層を金属シリサイド層に変換する。金
属層を除去すると共に金属シリサイド層をパターニング
し、金属シリサイドからなり光透過性の容量ラインＣＳ
を形成する。その後、薄膜トランジスタ１２と該薄膜ト
ランジスタ１２に接続され容量ラインＣＳに対向した画
素電極１１を形成する。
Description
【０００１】
【産業上の利用分野】この発明は液晶表示素子用アクテ
ィブマトリクスパネルとその製造方法に関し、特に、容
量ラインを備えた液晶表示素子用アクティブマトリクス
パネルとその製造方法に関する。
ィブマトリクスパネルとその製造方法に関し、特に、容
量ラインを備えた液晶表示素子用アクティブマトリクス
パネルとその製造方法に関する。
【０００２】
【従来の技術】液晶表示素子用ＴＦＴ（薄膜トランジス
タ）パネルは、透明基板上に画素電極と該画素電極に接
続されたＴＦＴをマトリクス状に配置して形成される。
従来の液晶表示素子用ＴＦＴパネルでは、画素電極に対
向する容量ラインを配置することにより、画素電極と対
向電極で形成される容量（画素容量）に補助容量（スト
レージキャパシタ）を並列接続し、各画素の電圧保持特
性を改善することが行われている。
タ）パネルは、透明基板上に画素電極と該画素電極に接
続されたＴＦＴをマトリクス状に配置して形成される。
従来の液晶表示素子用ＴＦＴパネルでは、画素電極に対
向する容量ラインを配置することにより、画素電極と対
向電極で形成される容量（画素容量）に補助容量（スト
レージキャパシタ）を並列接続し、各画素の電圧保持特
性を改善することが行われている。
【０００３】ボトムゲート型ＴＦＴを用いた液晶表示素
子用ＴＦＴパネルの場合、容量ラインは、ＴＦＴのゲー
ト電極及び複数のＴＦＴのゲート電極に接続されたゲー
トラインと同一の層及び同一の材料で同一工程を用いて
形成される。一般に、ゲートライン、ゲート電極等は、
ゲート抵抗を低減するため高導電率の金属で形成され
る。
子用ＴＦＴパネルの場合、容量ラインは、ＴＦＴのゲー
ト電極及び複数のＴＦＴのゲート電極に接続されたゲー
トラインと同一の層及び同一の材料で同一工程を用いて
形成される。一般に、ゲートライン、ゲート電極等は、
ゲート抵抗を低減するため高導電率の金属で形成され
る。
【０００４】
【発明が解決しようとする課題】しかし、金属は光を透
過しないため、容量ラインを金属で形成すると、画素電
極の容量ラインと重なる部分が遮蔽され、液晶表示素子
の開口率が低くなり、表示が暗くなってしまうという問
題がある。開口率を向上するため、画素電極と容量ライ
ンの対向面積を小さくすると、補助容量の容量値が小さ
くなり、各画素の電圧保持特性が低下する。
過しないため、容量ラインを金属で形成すると、画素電
極の容量ラインと重なる部分が遮蔽され、液晶表示素子
の開口率が低くなり、表示が暗くなってしまうという問
題がある。開口率を向上するため、画素電極と容量ライ
ンの対向面積を小さくすると、補助容量の容量値が小さ
くなり、各画素の電圧保持特性が低下する。
【０００５】容量ラインを画素電極と同一材料である光
透過性の導電材料（ＩＴＯ）で形成することも考えられ
るが、ＩＴＯは１００Ω／□程度と抵抗が高く、容量ラ
イン上の電圧が一定にならず、各画素の電圧保持特性が
異なってしまうという問題がある。また、ＩＴＯの上に
成長するゲート絶縁膜（ＳｉＮ）の品質が低く、容量ラ
インと画素電極間に漏れ電流が発生する虞があり、ゲー
ト絶縁膜を厚く成長させる必要がある。同様の問題はア
クティブ素子として、ＴＦＴの代わりにＭＩＭを使用す
る場合等、アクティブマトリクスパネルに共通に存在す
る。
透過性の導電材料（ＩＴＯ）で形成することも考えられ
るが、ＩＴＯは１００Ω／□程度と抵抗が高く、容量ラ
イン上の電圧が一定にならず、各画素の電圧保持特性が
異なってしまうという問題がある。また、ＩＴＯの上に
成長するゲート絶縁膜（ＳｉＮ）の品質が低く、容量ラ
インと画素電極間に漏れ電流が発生する虞があり、ゲー
ト絶縁膜を厚く成長させる必要がある。同様の問題はア
クティブ素子として、ＴＦＴの代わりにＭＩＭを使用す
る場合等、アクティブマトリクスパネルに共通に存在す
る。
【０００６】この発明は上記実状に鑑みてなされたもの
で、開口率が高く、且つ、低抵抗の容量ラインを備える
液晶表示素子用アクティブマトリクスパネルを提供する
ことを目的とする。
で、開口率が高く、且つ、低抵抗の容量ラインを備える
液晶表示素子用アクティブマトリクスパネルを提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、この発明にかかる液晶表示素子用アクティブマトリ
クスパネルは、マトリクス状に配置されたアクティブ素
子と、各前記アクティブ素子の電流路の一端に接続され
た画素電極と、前記マトリクスの対応する列のアクティ
ブ素子の電流路の他端に共通に接続されたデータライン
と、複数の前記画素電極に対向して配置され、シリサイ
ドから構成された容量ラインと、前記画素電極と前記容
量ラインの間に配置された絶縁膜と、を備えることを特
徴とする。
め、この発明にかかる液晶表示素子用アクティブマトリ
クスパネルは、マトリクス状に配置されたアクティブ素
子と、各前記アクティブ素子の電流路の一端に接続され
た画素電極と、前記マトリクスの対応する列のアクティ
ブ素子の電流路の他端に共通に接続されたデータライン
と、複数の前記画素電極に対向して配置され、シリサイ
ドから構成された容量ラインと、前記画素電極と前記容
量ラインの間に配置された絶縁膜と、を備えることを特
徴とする。
【０００８】また、上記目的を達成するため、この発明
にかかるアクティブマトリクスパネルの製造方法は、基
体上に金属シリサイドから構成された容量ラインを形成
する工程と、前記基体上にゲート電極を形成する工程
と、前記ゲート電極及び容量ライン上にゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜上に前記ゲート電極
に対向して半導体層を形成する工程と、前記半導体層に
接続されたソース及びゲート電極を形成する工程と、前
記ゲート絶縁膜上に形成され、前記ソース電極及びゲー
ト電極の一方に接続され、少なくとも一部が前記容量ラ
インに対向する画素電極を形成する工程と、より形成さ
れることを特徴とする。
にかかるアクティブマトリクスパネルの製造方法は、基
体上に金属シリサイドから構成された容量ラインを形成
する工程と、前記基体上にゲート電極を形成する工程
と、前記ゲート電極及び容量ライン上にゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜上に前記ゲート電極
に対向して半導体層を形成する工程と、前記半導体層に
接続されたソース及びゲート電極を形成する工程と、前
記ゲート絶縁膜上に形成され、前記ソース電極及びゲー
ト電極の一方に接続され、少なくとも一部が前記容量ラ
インに対向する画素電極を形成する工程と、より形成さ
れることを特徴とする。
【０００９】
【作用】この発明によれば、容量ラインが光透過性のシ
リサイドから形成されるので、画素電極の一部を覆い隠
すことがなく、液晶表示素子の開口率が大きくなり、明
るい画像を表示できる。また、シリサイドの導電率は高
いので、容量ラインの電圧を均一にすることができる。
さらに、シリサイドの上に形成する絶縁膜（ゲート絶縁
膜）の品質を高めることができる。
リサイドから形成されるので、画素電極の一部を覆い隠
すことがなく、液晶表示素子の開口率が大きくなり、明
るい画像を表示できる。また、シリサイドの導電率は高
いので、容量ラインの電圧を均一にすることができる。
さらに、シリサイドの上に形成する絶縁膜（ゲート絶縁
膜）の品質を高めることができる。
【００１０】シリサイドの出発材料を例えば不純物を含
むシリコン、例えば、ｎ型シリコンを使用することによ
り、透過率を向上できる。容量ラインは、例えば、基体
上にシリコン層を形成する工程と、前記シリコン層上に
金属層を堆積し、金属シリサイド層を形成する工程と、
前記金属層を除去する工程と、前記金属シリサイド層を
パターニングする工程と、より形成される。
むシリコン、例えば、ｎ型シリコンを使用することによ
り、透過率を向上できる。容量ラインは、例えば、基体
上にシリコン層を形成する工程と、前記シリコン層上に
金属層を堆積し、金属シリサイド層を形成する工程と、
前記金属層を除去する工程と、前記金属シリサイド層を
パターニングする工程と、より形成される。
【００１１】
【実施例】この発明の実施例にかかるアクティブマトリ
クスパネルとその製造方法をＴＦＴパネルとこのＴＦＴ
パネルを使用するアクティブマトリクス液晶表示素子と
を例に図面を参照して説明する。図１はこの実施例にか
かるＴＦＴ液晶表示素子の断面図、図２はＴＦＴパネル
の主要部の平面図、図３は図２の３−３線での断面図で
ある。
クスパネルとその製造方法をＴＦＴパネルとこのＴＦＴ
パネルを使用するアクティブマトリクス液晶表示素子と
を例に図面を参照して説明する。図１はこの実施例にか
かるＴＦＴ液晶表示素子の断面図、図２はＴＦＴパネル
の主要部の平面図、図３は図２の３−３線での断面図で
ある。
【００１２】この実施例の液晶表示素子１００は、図１
に示すように、ＴＦＴパネル１０１と透明な対向基板１
８をシール材１９により接合し、液晶２０を封入するこ
とにより構成される。対向基板１８上には透明な対向電
極１６と配向膜１７とが形成されている。
に示すように、ＴＦＴパネル１０１と透明な対向基板１
８をシール材１９により接合し、液晶２０を封入するこ
とにより構成される。対向基板１８上には透明な対向電
極１６と配向膜１７とが形成されている。
【００１３】ＴＦＴパネル１０１は、ガラス等の透明基
板１０と、この透明基板１０の上にマトリクス状に配列
された複数の透明な画素電極１１と、画素電極１１それ
ぞれに対応して配置された薄膜トランジスタ（ＴＦＴ）
１２と、マトリクスの列方向に沿って配置された複数の
ＴＦＴ１２のゲート電極ＧＥがそれぞれ共通接続された
ゲートラインＧＬと、マトリクスの行方向に沿って配置
された複数のＴＦＴ１２のドレイン電極ＤＥを共通接続
するデータラインＤＬと、マトリクスの列方向に沿って
配置され、複数の画素電極１１に対向する容量ラインＣ
Ｓと、からなっている。
板１０と、この透明基板１０の上にマトリクス状に配列
された複数の透明な画素電極１１と、画素電極１１それ
ぞれに対応して配置された薄膜トランジスタ（ＴＦＴ）
１２と、マトリクスの列方向に沿って配置された複数の
ＴＦＴ１２のゲート電極ＧＥがそれぞれ共通接続された
ゲートラインＧＬと、マトリクスの行方向に沿って配置
された複数のＴＦＴ１２のドレイン電極ＤＥを共通接続
するデータラインＤＬと、マトリクスの列方向に沿って
配置され、複数の画素電極１１に対向する容量ラインＣ
Ｓと、からなっている。
【００１４】各薄膜トランジスタ１２は、透明基板１０
上に形成されたゲート電極ＧＥと、ゲート電極ＧＥ上に
形成されたゲート絶縁膜１２１と、ゲート絶縁膜１２１
上にゲート電極ＧＥに対向して形成された真性（ｉ型）
半導体層１２２と、真性半導体層１２２のチャネル領域
上に形成されたチャネルブロッキング層ＢＬと、真性半
導体層１２２の電極接続領域に接続され、オーミックコ
ンタクト層として機能するｎ型アモルファスシリコン層
１２３、１２４と、前記ｎ型アモルファスシリコン層１
２３、１２４を介して真性半導体層１２２に接続された
ドレイン電極ＤＥ及びソース電極ＳＥと、より形成され
る。
上に形成されたゲート電極ＧＥと、ゲート電極ＧＥ上に
形成されたゲート絶縁膜１２１と、ゲート絶縁膜１２１
上にゲート電極ＧＥに対向して形成された真性（ｉ型）
半導体層１２２と、真性半導体層１２２のチャネル領域
上に形成されたチャネルブロッキング層ＢＬと、真性半
導体層１２２の電極接続領域に接続され、オーミックコ
ンタクト層として機能するｎ型アモルファスシリコン層
１２３、１２４と、前記ｎ型アモルファスシリコン層１
２３、１２４を介して真性半導体層１２２に接続された
ドレイン電極ＤＥ及びソース電極ＳＥと、より形成され
る。
【００１５】薄膜トランジスタ１２のゲート絶縁膜１２
１は窒化シリコン等から構成され、ほぼ透明基板１０全
面を覆う。画素電極１１は対応する薄膜トランジスタ１
２のソース電極ＳＥに接続されている。
１は窒化シリコン等から構成され、ほぼ透明基板１０全
面を覆う。画素電極１１は対応する薄膜トランジスタ１
２のソース電極ＳＥに接続されている。
【００１６】容量ラインＣＳは金属シリサイドより形成
される。金属シリサイドの比抵抗は５〜１０μΩ・ｃｍ
であり、容量ラインＣＳの厚さを４〜６ｎｍ程度とする
ことにより、その面抵抗を約２０Ω／□程度の低抵抗に
設定できる。厚さ５ｎｍの金属（クロム）シリサイドを
透過する光の波長と透過率の関係を図４に示す。図４に
示すように、金属シリサイドからなる容量ラインＣＳの
光透過率は平均して７５％程度であり、この実施例の容
量ラインＣＳは導電率が高く且つ光透過率が高い。
される。金属シリサイドの比抵抗は５〜１０μΩ・ｃｍ
であり、容量ラインＣＳの厚さを４〜６ｎｍ程度とする
ことにより、その面抵抗を約２０Ω／□程度の低抵抗に
設定できる。厚さ５ｎｍの金属（クロム）シリサイドを
透過する光の波長と透過率の関係を図４に示す。図４に
示すように、金属シリサイドからなる容量ラインＣＳの
光透過率は平均して７５％程度であり、この実施例の容
量ラインＣＳは導電率が高く且つ光透過率が高い。
【００１７】このような構成のＴＦＴパネルにおいて
は、容量ラインＣＳが上述のように光透過性を有するの
で、容量ラインＣＳが画素電極１１を透過した光を遮蔽
することがなく、このＴＦＴパネルを用いた液晶表示素
子の開口率が大きくなり、明るい画像を表示できる。ま
た、画素電極１１と容量ラインＣＳの対向面積を広く取
ることができるので、画素容量に並列接続される付加容
量（ストレージキャパシタ）の容量を大きくすることが
でき、各画素の電圧保持特性を向上できる。
は、容量ラインＣＳが上述のように光透過性を有するの
で、容量ラインＣＳが画素電極１１を透過した光を遮蔽
することがなく、このＴＦＴパネルを用いた液晶表示素
子の開口率が大きくなり、明るい画像を表示できる。ま
た、画素電極１１と容量ラインＣＳの対向面積を広く取
ることができるので、画素容量に並列接続される付加容
量（ストレージキャパシタ）の容量を大きくすることが
でき、各画素の電圧保持特性を向上できる。
【００１８】また、容量ラインＣＳが金属シリサイドか
ら構成されているので、ＩＴＯから形成される場合と比
較して、その導電率が高く、容量ラインＣＳ上の電圧が
均一となり、画素の電圧保持特性を均一にすることがで
きる。さらに、容量ラインＣＳ上に形成されるゲート絶
縁膜１２１の品質が高く、耐圧が高くなる。
ら構成されているので、ＩＴＯから形成される場合と比
較して、その導電率が高く、容量ラインＣＳ上の電圧が
均一となり、画素の電圧保持特性を均一にすることがで
きる。さらに、容量ラインＣＳ上に形成されるゲート絶
縁膜１２１の品質が高く、耐圧が高くなる。
【００１９】次に、上記構成のＴＦＴパネルの製造方法
を説明する。まず、図５（Ａ）に示すように、透明基板
１０上にｎ型アモルファスシリコン層２１１を堆積す
る。この堆積は、例えば、反応ガスとしてＳｉＨ4を２
０SCCM、ＰＨ3／Ｈ2を２０SCCM、Ｈ2を１６００SCCMと
し、反応温度２５０℃、１気圧で、３０Ｗの電力で１５
秒間のプラズマ反応を起こすことによりＣＶＤにより実
行される。
を説明する。まず、図５（Ａ）に示すように、透明基板
１０上にｎ型アモルファスシリコン層２１１を堆積す
る。この堆積は、例えば、反応ガスとしてＳｉＨ4を２
０SCCM、ＰＨ3／Ｈ2を２０SCCM、Ｈ2を１６００SCCMと
し、反応温度２５０℃、１気圧で、３０Ｗの電力で１５
秒間のプラズマ反応を起こすことによりＣＶＤにより実
行される。
【００２０】次に、例えば、ターゲット温度２００℃、
１００Ｗで、３０秒間スパッタリングすることにより、
図５（Ａ）に示すように、透明基板１０全体にクロム等
の金属を堆積し、金属層２１２を形成する。これによ
り、ｎ型シリコンと金属が反応し、シリコン層２１１が
金属シリサイド層となる。シリコン層２１１全体が金属
シリサイドになる必要はなく、その表面領域のみが金属
シリサイドとなるようにしてもよい。必要に応じて、シ
リコンと金属の反応を促進するための加熱処理をおこな
ってもよい。
１００Ｗで、３０秒間スパッタリングすることにより、
図５（Ａ）に示すように、透明基板１０全体にクロム等
の金属を堆積し、金属層２１２を形成する。これによ
り、ｎ型シリコンと金属が反応し、シリコン層２１１が
金属シリサイド層となる。シリコン層２１１全体が金属
シリサイドになる必要はなく、その表面領域のみが金属
シリサイドとなるようにしてもよい。必要に応じて、シ
リコンと金属の反応を促進するための加熱処理をおこな
ってもよい。
【００２１】金属シリサイド層形成後、金属層２１２を
ＴＷ液等をエッチャントとして用いたウエットエッチン
グにより、図５（Ｂ）に示すように、除去する。さら
に、図５（Ｃ）に示すように、フォトリソグラフ法によ
り、金属シリサイド層２１１をパターニングして容量ラ
インＣＳを形成する。
ＴＷ液等をエッチャントとして用いたウエットエッチン
グにより、図５（Ｂ）に示すように、除去する。さら
に、図５（Ｃ）に示すように、フォトリソグラフ法によ
り、金属シリサイド層２１１をパターニングして容量ラ
インＣＳを形成する。
【００２２】透明基板１０全面にクロム、アルミニウム
等の金属を堆積し、これをパターニングして、図６
（Ａ）に示すように、ゲート電極ＧＥとゲートラインＧ
Ｌを形成する。透明基板１０全面にＳｉ3Ｎ4等からなる
ゲート絶縁膜１２１をＣＶＤ法等により、図６（Ａ）に
示すように、堆積する。容量ラインＣＳは金属シリサイ
ドから形成されているので、その上に成長するゲート絶
縁膜１２１の品質は優れたものとなり、比較的薄い絶縁
膜で充分な耐圧を確保できる。
等の金属を堆積し、これをパターニングして、図６
（Ａ）に示すように、ゲート電極ＧＥとゲートラインＧ
Ｌを形成する。透明基板１０全面にＳｉ3Ｎ4等からなる
ゲート絶縁膜１２１をＣＶＤ法等により、図６（Ａ）に
示すように、堆積する。容量ラインＣＳは金属シリサイ
ドから形成されているので、その上に成長するゲート絶
縁膜１２１の品質は優れたものとなり、比較的薄い絶縁
膜で充分な耐圧を確保できる。
【００２３】ゲート絶縁膜１２１上に真性アモルファス
シリコン層１２２をＣＶＤ法等により、図６（Ｂ）に示
すように堆積する。透明基板１０全面にＳｉＮ層を形成
し、これをパターニングすることにより、図６（Ｂ）に
示すように、真性半導体層１２２のチャネル領域をエッ
チングから保護するチャネルブロッキング層ＢＬを形成
する。
シリコン層１２２をＣＶＤ法等により、図６（Ｂ）に示
すように堆積する。透明基板１０全面にＳｉＮ層を形成
し、これをパターニングすることにより、図６（Ｂ）に
示すように、真性半導体層１２２のチャネル領域をエッ
チングから保護するチャネルブロッキング層ＢＬを形成
する。
【００２４】真性アモルファスシリコン層１２２を、図
６（Ｃ）に示すようにゲート電極ＧＥに対向する素子形
状にパターニングする。次に、基板全面にＩＴＯ（イン
ジウムとスズの酸化物）をスパッタリング等により堆積
し、これをパターニングして図６（Ｃ）に示すように画
素電極１１を形成する。
６（Ｃ）に示すようにゲート電極ＧＥに対向する素子形
状にパターニングする。次に、基板全面にＩＴＯ（イン
ジウムとスズの酸化物）をスパッタリング等により堆積
し、これをパターニングして図６（Ｃ）に示すように画
素電極１１を形成する。
【００２５】次に、ｎ型アモルファスシリコン層をＣＶ
Ｄ法等により全面に堆積して、パターニングすることに
よりオーミックコンタクト層１２３、１２４を形成し、
さらに金属層を堆積してパターニングすることにより、
ドレイン電極ＤＥとドレインラインＤＬ、画素電極１１
に接続されたソース電極ＳＥを形成する。
Ｄ法等により全面に堆積して、パターニングすることに
よりオーミックコンタクト層１２３、１２４を形成し、
さらに金属層を堆積してパターニングすることにより、
ドレイン電極ＤＥとドレインラインＤＬ、画素電極１１
に接続されたソース電極ＳＥを形成する。
【００２６】その後、透明基板１０全面にパッシベーシ
ョン膜を形成し、画素電極１１上の部分を除去する。最
後に、配向膜１５を形成し、配向処理を施してＴＦＴパ
ネルを完成する。
ョン膜を形成し、画素電極１１上の部分を除去する。最
後に、配向膜１５を形成し、配向処理を施してＴＦＴパ
ネルを完成する。
【００２７】なお、この発明は上記実施例に限定されな
い。例えば、上記実施例においては、シリコン層２１１
の上に金属層２１２を形成することにより、シリコン層
２１１を金属シリサイド層に変換したが、他の手法を用
いて金属シリサイドを形成してもよい。例えば、（１）
独立したターゲットを用いてシリコンと金属を同時にス
パッタすることにより、容量ライン全体を金属シリサイ
ドから形成してもよく、（２）焼結体のシリサイドター
ゲットを用い、スパッタリングにより金属シリサイドを
形成してもよく、（３）ＣＶＤ法を用いて金属とシリサ
イドを同時に成長させることにより、金属シリサイド層
を形成してもよい。その他、任意の形成手法を採用でき
る。
い。例えば、上記実施例においては、シリコン層２１１
の上に金属層２１２を形成することにより、シリコン層
２１１を金属シリサイド層に変換したが、他の手法を用
いて金属シリサイドを形成してもよい。例えば、（１）
独立したターゲットを用いてシリコンと金属を同時にス
パッタすることにより、容量ライン全体を金属シリサイ
ドから形成してもよく、（２）焼結体のシリサイドター
ゲットを用い、スパッタリングにより金属シリサイドを
形成してもよく、（３）ＣＶＤ法を用いて金属とシリサ
イドを同時に成長させることにより、金属シリサイド層
を形成してもよい。その他、任意の形成手法を採用でき
る。
【００２８】また、上記実施例では、金属シリサイドを
形成するためのスタート金属を、容量ラインＣＳの透過
率を高めるため、ｎ型アモルファスシリコン層とした
が、ｐ型アモルファスシリコン層でもよく、或いは、真
性半導体層でもよい。さらに、アモルファス層に限定さ
れず、ポリシリコン層等でもよい。真性半導体層１２
２、オーミックコンタクト層１２３、１２４等もポリシ
リコンから形成されてもよい。
形成するためのスタート金属を、容量ラインＣＳの透過
率を高めるため、ｎ型アモルファスシリコン層とした
が、ｐ型アモルファスシリコン層でもよく、或いは、真
性半導体層でもよい。さらに、アモルファス層に限定さ
れず、ポリシリコン層等でもよい。真性半導体層１２
２、オーミックコンタクト層１２３、１２４等もポリシ
リコンから形成されてもよい。
【００２９】上記実施例においては、容量ラインＣＳと
ゲート電極ＧＥ及びゲートラインＧＬを異なる工程で製
造したが、ゲート電極ＧＥ及びゲートラインＧＬを金属
シリサイドで形成することにより、容量ラインＣＳと同
一の工程で形成してもよい。この場合、ゲートラインＧ
Ｌの抵抗を低減するため、これらの層の厚さを１０ｎｍ
程度以上とすることが望ましい。
ゲート電極ＧＥ及びゲートラインＧＬを異なる工程で製
造したが、ゲート電極ＧＥ及びゲートラインＧＬを金属
シリサイドで形成することにより、容量ラインＣＳと同
一の工程で形成してもよい。この場合、ゲートラインＧ
Ｌの抵抗を低減するため、これらの層の厚さを１０ｎｍ
程度以上とすることが望ましい。
【００３０】薄膜トランジスタ１２は、チャネルブロッ
キング層を使用しないチャネルエッジ型でもよく、ま
た、上部ゲート電極構造でもよい。容量電極ＣＳの形状
や配置も上記実施例に限られず、例えば、図７に例示す
るように、画素電極１１との対向面積を大きくするため
の突起部を形成したり、或いは、２列の画素電極１１に
１つの容量ラインＣＳを配置する等してもよい。
キング層を使用しないチャネルエッジ型でもよく、ま
た、上部ゲート電極構造でもよい。容量電極ＣＳの形状
や配置も上記実施例に限られず、例えば、図７に例示す
るように、画素電極１１との対向面積を大きくするため
の突起部を形成したり、或いは、２列の画素電極１１に
１つの容量ラインＣＳを配置する等してもよい。
【００３１】ＴＦＴをアクティブ素子として使用するＴ
ＦＴ液晶表示素子を例にこの発明を説明したが、この発
明はＭＩＭをアクティブ素子として使用するパネル等の
他の構成のアクティブマトリクスパネルにも同様に適用
可能である。この場合も、容量ラインの抵抗を小さく
し、且つ、開口率を大きくすることができる。
ＦＴ液晶表示素子を例にこの発明を説明したが、この発
明はＭＩＭをアクティブ素子として使用するパネル等の
他の構成のアクティブマトリクスパネルにも同様に適用
可能である。この場合も、容量ラインの抵抗を小さく
し、且つ、開口率を大きくすることができる。
【００３２】
【発明の効果】以上説明したように、この発明によれ
ば、容量ラインが光透過性で且つ抵抗率の小さいメタル
シリサイドから構成されているので、容量ラインにより
光が遮蔽されることがなく、開口率が大きく、且つ、低
抵抗の容量ラインを備える液晶表示素子用アクティブマ
トリクスパネルを提供できる。
ば、容量ラインが光透過性で且つ抵抗率の小さいメタル
シリサイドから構成されているので、容量ラインにより
光が遮蔽されることがなく、開口率が大きく、且つ、低
抵抗の容量ラインを備える液晶表示素子用アクティブマ
トリクスパネルを提供できる。
【図１】この発明の一実施例にかかる液晶表示素子の構
成を示す断面図である。
成を示す断面図である。
【図２】図１に示すＴＦＴパネルの平面構成を示す図で
ある。
ある。
【図３】図２に示すＴＦＴパネルの３−３線での断面図
である。
である。
【図４】容量ラインを通過する光の波長と透過率の関係
を示す図である。
を示す図である。
【図５】（Ａ）〜（Ｃ）は図３に示す断面構成を有する
ＴＦＴパネルの製造工程を示す断面図である。
ＴＦＴパネルの製造工程を示す断面図である。
【図６】（Ａ）〜（Ｃ）は図３に示す断面構成を有する
ＴＦＴパネルの製造工程を示す断面図である。
ＴＦＴパネルの製造工程を示す断面図である。
【図７】容量ラインの変形例を示す図である。
１０・・・透明基板、１１・・・画素電極、１２・・・ＴＦＴ
（薄膜トランジスタ）、１５・・・配向膜、１６・・・対向電
極、１７・・・配向膜、１８・・・透明基板、１９・・・シール
材、１００・・・液晶表示素子、１０１・・・ＴＦＴパネル、
１２１・・・ゲート絶縁膜、１２２・・・真性半導体層、１２
３、１２４・・・オーミックコンタクト層、ＧＥ・・・ゲート
電極、ＤＥ・・・ドレイン電極、ＳＥ・・・ソース電極、ＧＬ
・・・ゲートライン、ＤＬ・・・ドレインライン、ＣＳ・・・容
量ライン、ＢＬ・・・チャネルブロッキング層
（薄膜トランジスタ）、１５・・・配向膜、１６・・・対向電
極、１７・・・配向膜、１８・・・透明基板、１９・・・シール
材、１００・・・液晶表示素子、１０１・・・ＴＦＴパネル、
１２１・・・ゲート絶縁膜、１２２・・・真性半導体層、１２
３、１２４・・・オーミックコンタクト層、ＧＥ・・・ゲート
電極、ＤＥ・・・ドレイン電極、ＳＥ・・・ソース電極、ＧＬ
・・・ゲートライン、ＤＬ・・・ドレインライン、ＣＳ・・・容
量ライン、ＢＬ・・・チャネルブロッキング層
Claims (7)
- 【請求項１】マトリクス状に配置されたアクティブ素子
と、 各前記アクティブ素子の電流路の一端に接続された画素
電極と、 前記マトリクスの対応する列のアクティブ素子の電流路
の他端に共通に接続されたデータラインと、 前記画素電極に対向して配置され、シリサイドから構成
された容量ラインと、 前記画素電極と前記容量ラインの間に配置された絶縁膜
と、 を備えることを特徴とする液晶表示素子用アクティブマ
トリクスパネル。 - 【請求項２】前記容量ラインは光透過性を有し、前記絶
縁膜は窒化シリコンから構成されていることを特徴とす
る請求項１に記載の液晶表示素子用アクティブマトリク
スパネル。 - 【請求項３】前記アクティブ素子は薄膜トランジスタか
ら構成され、 前記マトリクスの対応する行の薄膜トランジスタのゲー
トに共通に接続されたゲートラインをさらに備えること
を特徴とする請求項１又は２に記載の液晶表示素子用ア
クティブマトリクスパネル。 - 【請求項４】基体上に金属シリサイドから構成された容
量ラインを形成する工程と、 前記基体上に前記薄膜トランジスタのゲート電極を形成
する工程と、 前記ゲート電極及び容量ライン上にゲート絶縁膜を形成
する工程と、 前記ゲート絶縁膜上に前記ゲート電極に対向して半導体
層を形成する工程と、 前記半導体層に接続されたソース及びゲート電極を形成
する工程と、 前記ゲート絶縁膜上に形成され、前記ソース電極及びゲ
ート電極の一方に接続され、少なくとも一部が前記容量
ラインに対向する画素電極を形成する工程と、 より形成されることを特徴とする液晶表示素子用アクテ
ィブマトリクスパネルの製造方法。 - 【請求項５】前記容量ラインを形成する工程は、前記基
体上にシリコン層を形成する工程と、前記シリコン層上
に金属層を堆積し、金属シリサイド層を形成する工程
と、前記金属層を除去する工程と、前記金属シリサイド
層をパターニングする工程と、より形成されることを特
徴とする請求項４に記載の液晶表示素子用アクティブマ
トリクスパネルの製造方法。 - 【請求項６】前記シリコン層は不純物を含むことを特徴
とする請求項５に記載の液晶表示素子用アクティブマト
リクスパネルの製造方法。 - 【請求項７】前記ゲート絶縁膜を形成する工程は、少な
くとも前記容量ライン上に窒化シリコンの膜を成長させ
る工程を含むことを特徴とする請求項４、５又は６に記
載の液晶表示素子用アクティブマトリクスパネルの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25272494A JPH0895086A (ja) | 1994-09-22 | 1994-09-22 | 液晶表示素子用アクティブマトリクスパネルとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25272494A JPH0895086A (ja) | 1994-09-22 | 1994-09-22 | 液晶表示素子用アクティブマトリクスパネルとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0895086A true JPH0895086A (ja) | 1996-04-12 |
Family
ID=17241387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25272494A Pending JPH0895086A (ja) | 1994-09-22 | 1994-09-22 | 液晶表示素子用アクティブマトリクスパネルとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0895086A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336887B1 (ko) * | 1998-08-24 | 2003-06-02 | 주식회사 현대 디스플레이 테크놀로지 | 액정표시장치 |
| US7372512B2 (en) | 2002-03-15 | 2008-05-13 | Lg.Philips Lcd Co., Ltd. | Liquid crystal display and fabrication method thereof |
| JP2015164205A (ja) * | 2008-12-25 | 2015-09-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1994
- 1994-09-22 JP JP25272494A patent/JPH0895086A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336887B1 (ko) * | 1998-08-24 | 2003-06-02 | 주식회사 현대 디스플레이 테크놀로지 | 액정표시장치 |
| US7372512B2 (en) | 2002-03-15 | 2008-05-13 | Lg.Philips Lcd Co., Ltd. | Liquid crystal display and fabrication method thereof |
| JP2015164205A (ja) * | 2008-12-25 | 2015-09-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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