JPH05110415A - ３ステート出力回路 - Google Patents
３ステート出力回路Info
- Publication number
- JPH05110415A JPH05110415A JP3266002A JP26600291A JPH05110415A JP H05110415 A JPH05110415 A JP H05110415A JP 3266002 A JP3266002 A JP 3266002A JP 26600291 A JP26600291 A JP 26600291A JP H05110415 A JPH05110415 A JP H05110415A
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- JP
- Japan
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- pull
- output
- circuit
- mos transistor
- gate
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- Pending
Links
- 230000000295 complement effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 238000010276 construction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ３ステート出力回路において、従来の回路よ
り、回路構成に必要な素子数を削減することによって、
チップ中における出力回路の占有面積を減らす。 【構成】 コントロール信号Ｅに応じて動作するトラン
スファーゲート４と、このゲート４と逆相に動作するＰ
型ＭＯＳトランジスタ５とＮ型ＭＯＳトランジスタ６
と、データ信号Ｄにより動作するＰ型ＭＯＳトランジス
タ２とＮ型ＭＯＳトランジスタス３とを出力段の入力に
接続し、出力を制御する構造を有している。
り、回路構成に必要な素子数を削減することによって、
チップ中における出力回路の占有面積を減らす。 【構成】 コントロール信号Ｅに応じて動作するトラン
スファーゲート４と、このゲート４と逆相に動作するＰ
型ＭＯＳトランジスタ５とＮ型ＭＯＳトランジスタ６
と、データ信号Ｄにより動作するＰ型ＭＯＳトランジス
タ２とＮ型ＭＯＳトランジスタス３とを出力段の入力に
接続し、出力を制御する構造を有している。
Description
【０００１】
【産業上の利用分野】本発明は、３ステート出力回路に
関し、特に、３ステート出力回路の回路 成に関する。
関し、特に、３ステート出力回路の回路 成に関する。
【０００２】
【従来の技術】従来の３ステート出力回路は、図３に示
すように信号Ｅの逆相信号−Ｅを発生させるインバータ
１と、データ信号Ｄとコントロール信号−Ｅを入力とす
るＮＡＮＤゲート９と、データ信号Ｄとコントロール信
号Ｅを入力とするＮＯＲゲート１０と、ＮＡＮＤゲート
９の出力を受け電源ＶDD側に駆動するＰ型ＭＯＳトラン
ジスタ７と、ＮＯＲゲート１０の出力を受け接地側に駆
動するＮ型ＭＯＳトランジスタ８からなり、Ｐ型ＭＯＳ
トランジスタ７とＮ型ＭＯＳトランジスタ８のそれぞれ
のドレインを接続して出力Ｘとした構造を有している。
すように信号Ｅの逆相信号−Ｅを発生させるインバータ
１と、データ信号Ｄとコントロール信号−Ｅを入力とす
るＮＡＮＤゲート９と、データ信号Ｄとコントロール信
号Ｅを入力とするＮＯＲゲート１０と、ＮＡＮＤゲート
９の出力を受け電源ＶDD側に駆動するＰ型ＭＯＳトラン
ジスタ７と、ＮＯＲゲート１０の出力を受け接地側に駆
動するＮ型ＭＯＳトランジスタ８からなり、Ｐ型ＭＯＳ
トランジスタ７とＮ型ＭＯＳトランジスタ８のそれぞれ
のドレインを接続して出力Ｘとした構造を有している。
【０００３】コントロール信号Ｅが“Ｌ”のとき、ＮＡ
ＮＤゲート９とＮＯＲゲート１０はともにデータ信号Ｄ
の逆相を出力し、出力Ｘにはデータ信号Ｄの同相が出力
される。また、コントロール信号Ｅが“Ｈ”のときには
データ信号ＤにかかわらずＮＡＮＤゲート９は“Ｈ”を
出力し、Ｐ型ＭＯＳトランジスタ７は“オフ”となり、
ＮＯＲゲート１０は“Ｌ”を出力し、Ｎ型ＭＯＳトラン
ジスタ８も“オフ”となり、出力Ｘはハイインピーダン
ス状態となる。この回路の真理値図を図４に示す。
ＮＤゲート９とＮＯＲゲート１０はともにデータ信号Ｄ
の逆相を出力し、出力Ｘにはデータ信号Ｄの同相が出力
される。また、コントロール信号Ｅが“Ｈ”のときには
データ信号ＤにかかわらずＮＡＮＤゲート９は“Ｈ”を
出力し、Ｐ型ＭＯＳトランジスタ７は“オフ”となり、
ＮＯＲゲート１０は“Ｌ”を出力し、Ｎ型ＭＯＳトラン
ジスタ８も“オフ”となり、出力Ｘはハイインピーダン
ス状態となる。この回路の真理値図を図４に示す。
【０００４】
【発明が解決しようとする課題】しかしながら、この従
来の３ステート出力回路では、回路構成が複雑で素子数
が多いために、チップ中における出力回路の占有面積が
大きくなり、マスク設計の際にチップサイズが大きくな
ってしまうという課題があった。
来の３ステート出力回路では、回路構成が複雑で素子数
が多いために、チップ中における出力回路の占有面積が
大きくなり、マスク設計の際にチップサイズが大きくな
ってしまうという課題があった。
【０００５】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な３ステ
ート出力回路を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な３ステ
ート出力回路を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係る３ステート出力回路は、コントロール
信号を入力しその信号に応じて動作するトランスファー
ゲートと、このトランスファーゲートとは逆相に動作す
るプルアップ及びプルダウンスイッチと、データ信号に
応じて動作するプルアップ及びプルダウンスイッチとを
用いることにより、出力を制御する構造を備えている。
に、本発明に係る３ステート出力回路は、コントロール
信号を入力しその信号に応じて動作するトランスファー
ゲートと、このトランスファーゲートとは逆相に動作す
るプルアップ及びプルダウンスイッチと、データ信号に
応じて動作するプルアップ及びプルダウンスイッチとを
用いることにより、出力を制御する構造を備えている。
【０００７】
【実施例】次に本発明をその好ましい各実施例について
図面を参照して具体的に説明する。
図面を参照して具体的に説明する。
【０００８】図１は本発明による第１の実施例を示す回
路構成図である。
路構成図である。
【０００９】図１を参照するに、コントロール信号Ｅが
“Ｌ”のとき、トランスファーゲート４は“オン”し、
同時にＰ型ＭＯＳトランジスタ５とＮ型ＭＯＳトランジ
スタ６が“オフ”するために、データ信号Ｄの反転信号
がＰ型ＭＯＳトランジスタ７のゲートとＮ型ＭＯＳトラ
ンジスタ８のゲートに伝えられるために、出力Ｘには、
データ信号Ｄと同相の信号が出力される。
“Ｌ”のとき、トランスファーゲート４は“オン”し、
同時にＰ型ＭＯＳトランジスタ５とＮ型ＭＯＳトランジ
スタ６が“オフ”するために、データ信号Ｄの反転信号
がＰ型ＭＯＳトランジスタ７のゲートとＮ型ＭＯＳトラ
ンジスタ８のゲートに伝えられるために、出力Ｘには、
データ信号Ｄと同相の信号が出力される。
【００１０】コントロール信号Ｅが“Ｈ”のときにはト
ランスファーゲート４は“オフ”し、同時にＰ型ＭＯＳ
トランジスタ５とＮ型ＭＯＳトランジスタ６が“オン”
するために、データ信号ＤにかかわらずＰ型ＭＯＳトラ
ンジスタ７は“オフ”し、Ｎ型ＭＯＳトランジスタ８も
“オフ”するために、出力Ｘはハイインピーダンス状態
となる。
ランスファーゲート４は“オフ”し、同時にＰ型ＭＯＳ
トランジスタ５とＮ型ＭＯＳトランジスタ６が“オン”
するために、データ信号ＤにかかわらずＰ型ＭＯＳトラ
ンジスタ７は“オフ”し、Ｎ型ＭＯＳトランジスタ８も
“オフ”するために、出力Ｘはハイインピーダンス状態
となる。
【００１１】従来回路では回路構成に１２素子必要とし
たが、この第１の実施例の回路では１０素子で構成する
ことができる。
たが、この第１の実施例の回路では１０素子で構成する
ことができる。
【００１２】図２は本発明による第２の実施例を示す回
路構成図である。
路構成図である。
【００１３】図２を参照するに、この第２の実施例によ
る回路は、コントロール信号Ｅ１つでｎ個の３ステート
出力回路を制御させる回路であり、インバータ１とＰ型
ＭＯＳトランジスタ５とＮ型ＭＯＳトランジスタ６を共
通化させて各々の３ステート出力回路を制御する構造を
している。
る回路は、コントロール信号Ｅ１つでｎ個の３ステート
出力回路を制御させる回路であり、インバータ１とＰ型
ＭＯＳトランジスタ５とＮ型ＭＯＳトランジスタ６を共
通化させて各々の３ステート出力回路を制御する構造を
している。
【００１４】従来回路ではインバータ１しか共通化でき
ないので回路構成に必要な素子数が１０ｎ＋２個なのに
対し、この第２の実施例の回路ではプルアップスイッチ
であるＰ型ＭＯＳトランジスタ５とプルダウンスイッチ
であるＮ型ＭＯＳトランジスタ６も共通化できるために
必要素子数は６ｎ＋４個となる。
ないので回路構成に必要な素子数が１０ｎ＋２個なのに
対し、この第２の実施例の回路ではプルアップスイッチ
であるＰ型ＭＯＳトランジスタ５とプルダウンスイッチ
であるＮ型ＭＯＳトランジスタ６も共通化できるために
必要素子数は６ｎ＋４個となる。
【００１５】つまりこの第２の実施例の回路では必要素
子数を４ｎ−２個分減らすことができる。
子数を４ｎ−２個分減らすことができる。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
ＮＡＮＤゲート及びＮＯＲゲートの代わりに、トランス
ファーゲートとプルアップ及びプルダウン用のスイッチ
を用いることにより、回路構成に必要な素子数を減らし
たので、チップ中における出力回路の占有面積を減らす
ことができ、マスク設計の際にチップサイズを小さくす
ることができるという効果が得られる。
ＮＡＮＤゲート及びＮＯＲゲートの代わりに、トランス
ファーゲートとプルアップ及びプルダウン用のスイッチ
を用いることにより、回路構成に必要な素子数を減らし
たので、チップ中における出力回路の占有面積を減らす
ことができ、マスク設計の際にチップサイズを小さくす
ることができるという効果が得られる。
【図１】本発明による第１の実施例を示す回路構成図で
ある。
ある。
【図２】本発明による第２の実施例を示す回路構成図で
ある。
ある。
【図３】従来の回路図である。
【図４】真理値図である。
１…インバータ ２、５、７…Ｐ型ＭＯＳトランジスタ ３、６、８…Ｎ型ＭＯＳトランジスタ ４…トランスファーゲート ９…ＮＡＮＤゲート １０…ＮＯＲゲート
Claims (2)
- 【請求項１】 コントロール信号に応じて動作する１つ
のトランスファーゲートと、このトランスファーゲート
とは逆相に動作するプルアップスイッチ及びプルダウン
スイッチと、データ信号に応じて互いに相補に動作する
プルアップスイッチ及びプルダウンスイッチと、電源間
に互いに相補に接続されたＭＯＳトランジスタとを備
え、前記トランスファーゲートの一方の出力を前記双方
のプルアップスイッチの出力部及び前記ＭＯＳトランジ
スタの一方のゲートに接続し、もう一方の出力を前記双
方のプルダウンスイッチの出力部及び前記ＭＯＳトラン
ジスタのもう一方のゲートに接続することにより出力を
制御することを特徴とする３ステート出力回路。 - 【請求項２】 １個のコントロール信号によりｎ（ｎは
正の整数）個の３ステート出力回路を制御する回路を構
成する場合に、インバータと、前記トランスファーゲー
トと逆相に動作する前記プルアップ及びプルダウンスイ
ッチとを共通に使用することを更に特徴とする請求項１
に記載の３ステート出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3266002A JPH05110415A (ja) | 1991-10-15 | 1991-10-15 | ３ステート出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3266002A JPH05110415A (ja) | 1991-10-15 | 1991-10-15 | ３ステート出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110415A true JPH05110415A (ja) | 1993-04-30 |
Family
ID=17425005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3266002A Pending JPH05110415A (ja) | 1991-10-15 | 1991-10-15 | ３ステート出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110415A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014107771A (ja) * | 2012-11-29 | 2014-06-09 | Toshiba Corp | トライステート制御回路 |
-
1991
- 1991-10-15 JP JP3266002A patent/JPH05110415A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014107771A (ja) * | 2012-11-29 | 2014-06-09 | Toshiba Corp | トライステート制御回路 |
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