JPH06112782A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06112782A JPH06112782A JP4283444A JP28344492A JPH06112782A JP H06112782 A JPH06112782 A JP H06112782A JP 4283444 A JP4283444 A JP 4283444A JP 28344492 A JP28344492 A JP 28344492A JP H06112782 A JPH06112782 A JP H06112782A
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Links
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- 239000008186 active pharmaceutical agent Substances 0.000 abstract description 13
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 239000000872 buffer Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 4
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 4
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 4
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 4
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 4
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Landscapes
- Dram (AREA)
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路の設計時に、製造時のバラツ
キに対するマージンを考慮することをなくし、設計の容
易化を可能とする。 【構成】 入力信号１０２とフリップフロップＦＦ１，
ＦＦ２の間に、遅延時間の異なる複数の可変遅延回路Ｖ
Ｄ１，ＶＤ２が挿入され、外部からの制御信号１０６に
基づいて遅延時間選択回路ＤＳからの出力信号１０７，
１０８で可変遅延回路ＶＤ１，ＶＤ２を選択し、遅延時
間を外部から制御することを可能とする。
キに対するマージンを考慮することをなくし、設計の容
易化を可能とする。 【構成】 入力信号１０２とフリップフロップＦＦ１，
ＦＦ２の間に、遅延時間の異なる複数の可変遅延回路Ｖ
Ｄ１，ＶＤ２が挿入され、外部からの制御信号１０６に
基づいて遅延時間選択回路ＤＳからの出力信号１０７，
１０８で可変遅延回路ＶＤ１，ＶＤ２を選択し、遅延時
間を外部から制御することを可能とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に外部からの制御により内部論理回路の遅延時間が制
御調整されるＣＭＯＳトランジスタにより形成される半
導体集積回路に関する。
特に外部からの制御により内部論理回路の遅延時間が制
御調整されるＣＭＯＳトランジスタにより形成される半
導体集積回路に関する。
【０００２】
【従来の技術】従来のＣＭＯＳトランジスタにより構成
される半導体集積回路の一例を図３に示す。同図に示す
ように、入力信号１１３及び１１０に対して、２つのフ
リップフロップＦＦ１１，ＦＦ１２と、バッファＢ１
１，Ｂ１２を有している。この回路において、２つの経
路、即ち第１のパスＰ１と第２のパスＰ２のそれぞれの
経路に対応する遅延時間を計算して、この回路が如何な
る状態においても常時安定の動作状態を維持することが
できるか否かを事前検討する必要がある。
される半導体集積回路の一例を図３に示す。同図に示す
ように、入力信号１１３及び１１０に対して、２つのフ
リップフロップＦＦ１１，ＦＦ１２と、バッファＢ１
１，Ｂ１２を有している。この回路において、２つの経
路、即ち第１のパスＰ１と第２のパスＰ２のそれぞれの
経路に対応する遅延時間を計算して、この回路が如何な
る状態においても常時安定の動作状態を維持することが
できるか否かを事前検討する必要がある。
【０００３】図４は図３の回路動作を説明するための信
号タイミング図で、それぞれバッファＢ１１及びＢ１２
に入力される入力信号１１０と、フリップフロップＦＦ
１１から出力される信号１１２と、フリップフロップＦ
Ｆ１２に入力される入力信号１１１を示している。時間
Ｔ１及びＴ２はそれぞれ信号１１２及び１１１の半導体
集積回路の製造時に起因する第１のパスＰ１及び第２の
パスＰ２における遅延時間のバラツキ範囲を表してお
り、信号１１２及び１１１のタイミングによっては、前
記時間Ｔ１及びＴ２がオーバラップすることになり、信
号１１２及び１１１の変化点が近づきフリップフロップ
ＦＦ１２の出力が信号１１２の変化前の値を取る誤動作
の要因となる。このような誤動作のおそれのある場合に
は、通常第１及び第２のパスＰ１，Ｐ２における遅延時
間のパラツキに対応して充分なマージンを考慮した遅延
回路を挿入することが行われる。
号タイミング図で、それぞれバッファＢ１１及びＢ１２
に入力される入力信号１１０と、フリップフロップＦＦ
１１から出力される信号１１２と、フリップフロップＦ
Ｆ１２に入力される入力信号１１１を示している。時間
Ｔ１及びＴ２はそれぞれ信号１１２及び１１１の半導体
集積回路の製造時に起因する第１のパスＰ１及び第２の
パスＰ２における遅延時間のバラツキ範囲を表してお
り、信号１１２及び１１１のタイミングによっては、前
記時間Ｔ１及びＴ２がオーバラップすることになり、信
号１１２及び１１１の変化点が近づきフリップフロップ
ＦＦ１２の出力が信号１１２の変化前の値を取る誤動作
の要因となる。このような誤動作のおそれのある場合に
は、通常第１及び第２のパスＰ１，Ｐ２における遅延時
間のパラツキに対応して充分なマージンを考慮した遅延
回路を挿入することが行われる。
【０００４】前記遅延回路の挿入を行った例を図５に示
す。同図のように、この回路は図３で示した回路と同じ
回路のフリップフロップＦＦ１１，ＦＦ１２の間に遅延
回路Ｄを挿入している。この遅延回路Ｄの挿入により、
フリップフロップＦＦ１１から出力される信号１１２′
は充分にマージンが考慮され、第１のパスＰ１又は第２
のパスＰ２における遅延時間が生じても、バッファＢ１
２から出力される信号１１１と決してオーバラップする
ことがない。
す。同図のように、この回路は図３で示した回路と同じ
回路のフリップフロップＦＦ１１，ＦＦ１２の間に遅延
回路Ｄを挿入している。この遅延回路Ｄの挿入により、
フリップフロップＦＦ１１から出力される信号１１２′
は充分にマージンが考慮され、第１のパスＰ１又は第２
のパスＰ２における遅延時間が生じても、バッファＢ１
２から出力される信号１１１と決してオーバラップする
ことがない。
【０００５】図６は図５の回路動作における信号１１
０，１１２′，１１１のタイミング図である。第２のパ
スＰ２の遅延時間のバラツキに対応して第１のパスＰ１
には遅延回路Ｄにより充分な遅延時間が与えられるた
め、第１のパスＰ１における信号１１２′の変化タイミ
ングＴ１はバッファＢ１２から出力される信号１１１の
変化タイミングＴ２による影響から開放され、常時安定
な動作状態を保持することができる。
０，１１２′，１１１のタイミング図である。第２のパ
スＰ２の遅延時間のバラツキに対応して第１のパスＰ１
には遅延回路Ｄにより充分な遅延時間が与えられるた
め、第１のパスＰ１における信号１１２′の変化タイミ
ングＴ１はバッファＢ１２から出力される信号１１１の
変化タイミングＴ２による影響から開放され、常時安定
な動作状態を保持することができる。
【０００６】
【発明が解決しようとする課題】従来の半導体集積回路
では、製造時に起因する論理回路の遅延時間のバラツキ
に対応して回路の安定動作の可否に関する事前検討を行
い、誤動作のおそれのある回路については充分な設計マ
ージンを考慮して所定の遅延回路を付加することが必要
となり、回路設計が複雑化されるという問題がある。本
発明の目的は、半導体集積回路製造時のバラツキに対す
るマージンを考慮することがない設計の容易な半導体集
積回路を提供することにある。
では、製造時に起因する論理回路の遅延時間のバラツキ
に対応して回路の安定動作の可否に関する事前検討を行
い、誤動作のおそれのある回路については充分な設計マ
ージンを考慮して所定の遅延回路を付加することが必要
となり、回路設計が複雑化されるという問題がある。本
発明の目的は、半導体集積回路製造時のバラツキに対す
るマージンを考慮することがない設計の容易な半導体集
積回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、入力信号を遅
延させる遅延時間制御手段を備えており、この遅延時間
制御手段は、外部からの制御信号により対応する論理回
路における遅延時間を切替選択するための選択信号を出
力する遅延時間選択回路と、前記入力信号及び選択信号
により論理遅延時間が制御調整されて前記入力信号に対
応する論理信号を出力する可変遅延回路とを含んでい
る。
延させる遅延時間制御手段を備えており、この遅延時間
制御手段は、外部からの制御信号により対応する論理回
路における遅延時間を切替選択するための選択信号を出
力する遅延時間選択回路と、前記入力信号及び選択信号
により論理遅延時間が制御調整されて前記入力信号に対
応する論理信号を出力する可変遅延回路とを含んでい
る。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。同図
において、ＦＦ１及びＦＦ２はフリップフロップ、ＶＤ
１及びＶＤ２は可変遅延回路、ＯＵＴは外部に設けられ
ている外部端子、ＤＳは遅延時間選択回路である。ま
た、１０１，１０２は入力信号、１０６は遅延時間選択
回路ＤＳを制御するための制御信号である。
る。図１は本発明の一実施例のブロック図である。同図
において、ＦＦ１及びＦＦ２はフリップフロップ、ＶＤ
１及びＶＤ２は可変遅延回路、ＯＵＴは外部に設けられ
ている外部端子、ＤＳは遅延時間選択回路である。ま
た、１０１，１０２は入力信号、１０６は遅延時間選択
回路ＤＳを制御するための制御信号である。
【０００９】図２は前記可変遅延回路ＶＤ２と遅延時間
選択回路ＤＳの詳細図である。可変遅延回路ＶＤ２にお
いて、Ｂ１〜Ｂ３はバッファ、ＩＮＶ１〜ＩＮＶ３はイ
ンバータ、ＴＧ１〜ＴＧ３はトランスファゲートであ
る。また、遅延時間選択回路ＤＳにおいて、ＤＥＣはデ
コーダ、ＬＡ１〜ＬＡ４はラッチ、ＮＯＲ１，ＮＯＲ２
はＮＯＲ回路である。
選択回路ＤＳの詳細図である。可変遅延回路ＶＤ２にお
いて、Ｂ１〜Ｂ３はバッファ、ＩＮＶ１〜ＩＮＶ３はイ
ンバータ、ＴＧ１〜ＴＧ３はトランスファゲートであ
る。また、遅延時間選択回路ＤＳにおいて、ＤＥＣはデ
コーダ、ＬＡ１〜ＬＡ４はラッチ、ＮＯＲ１，ＮＯＲ２
はＮＯＲ回路である。
【００１０】以上の構成において、入力信号１０１はフ
リップフロップＦＦ１のＤ入力として入力され、入力信
号１０２は可変遅延回路ＶＤ１，ＶＤ２に入力される。
また、外部端子ＯＵＴからの制御信号１０６が遅延時間
選択回路ＤＳに入力され、その出力信号１０７，１０８
も可変遅延回路ＶＤ１，ＶＤ２に入力される。更に、可
変遅延回路ＶＤ１，ＶＤ２の出力はそれぞれフリップフ
ロップＦＦ１，ＦＦ２のＣ入力に入力される。前記遅延
時間選択回路ＤＳは、デコーダＤＥＣの出力によりラッ
チＬＡ１〜ＬＡ４のいずれかが選択され、それぞれデー
タをラッチさせる。また、可変遅延回路ＶＤ２は遅延時
間選択回路ＤＳの出力信号１０７を介してトランスファ
ゲートＴＧ１〜ＴＧ３のいずれか１つをオンさせる。前
記遅延時間選択回路ＤＳと可変遅延回路ＶＤ１，ＶＤ２
の動作を介して半導体集積回路の外部に設けられている
外部端子５の制御作用により対応する遅延時間が制御調
整される。
リップフロップＦＦ１のＤ入力として入力され、入力信
号１０２は可変遅延回路ＶＤ１，ＶＤ２に入力される。
また、外部端子ＯＵＴからの制御信号１０６が遅延時間
選択回路ＤＳに入力され、その出力信号１０７，１０８
も可変遅延回路ＶＤ１，ＶＤ２に入力される。更に、可
変遅延回路ＶＤ１，ＶＤ２の出力はそれぞれフリップフ
ロップＦＦ１，ＦＦ２のＣ入力に入力される。前記遅延
時間選択回路ＤＳは、デコーダＤＥＣの出力によりラッ
チＬＡ１〜ＬＡ４のいずれかが選択され、それぞれデー
タをラッチさせる。また、可変遅延回路ＶＤ２は遅延時
間選択回路ＤＳの出力信号１０７を介してトランスファ
ゲートＴＧ１〜ＴＧ３のいずれか１つをオンさせる。前
記遅延時間選択回路ＤＳと可変遅延回路ＶＤ１，ＶＤ２
の動作を介して半導体集積回路の外部に設けられている
外部端子５の制御作用により対応する遅延時間が制御調
整される。
【００１１】次に、図２を参照して可変遅延回路ＶＤ２
及び遅延時間選択回路ＤＳを含む回路の動作を説明す
る。 （ａ）定常の場合 外部端子ＯＵＴを介して制御信号１０６によりデコーダ
ＤＥＣのＡ及びＢ入力にそれそれＬレベルが入力される
と、デコーダＤＥＣの出力Ｙ０及びＹ１はそれぞれＨ及
びＬとなり、ラッチ回路ＬＡ１はデータ入力状態、ラッ
チ回路ＬＡ２はラッチ状態となる。この状態でラッチ回
路ＬＡ１のＤ入力にＬを入力する。同様にデコーダＤＥ
ＣのＡ及びＢ入力にそれぞれＬ及びＨレベルが入力され
ると、デコーダＤＥＣの出力Ｙ０及びＹ１はそれぞれＬ
及びＨとなり、ラッチ回路ＬＡ１はラッチ状態、ラッチ
回路ＬＡ２はデータ入力状態となる。この状態でラッチ
回路ＬＡ２のＤ入力にＬを入力する。以上の操作により
ラッチ回路ＬＡ１及びＬＡ２にそれぞれＬレベルがラッ
チされる。ラッチ回路ＬＡ１，ＬＡ２及びＮＯＲ回路Ｎ
ＯＲ１の出力はそれぞＬ，Ｌ及びＨとなり、トランスフ
ァゲートＴＧ１，ＴＧ２，ＴＧ３の状態はそれぞれオ
フ，オフ，オンとなる。したがって、入力信号１０２は
バッファＢ１，Ｂ２の２つのバッファを介して出力信号
１０４として出力される。
及び遅延時間選択回路ＤＳを含む回路の動作を説明す
る。 （ａ）定常の場合 外部端子ＯＵＴを介して制御信号１０６によりデコーダ
ＤＥＣのＡ及びＢ入力にそれそれＬレベルが入力される
と、デコーダＤＥＣの出力Ｙ０及びＹ１はそれぞれＨ及
びＬとなり、ラッチ回路ＬＡ１はデータ入力状態、ラッ
チ回路ＬＡ２はラッチ状態となる。この状態でラッチ回
路ＬＡ１のＤ入力にＬを入力する。同様にデコーダＤＥ
ＣのＡ及びＢ入力にそれぞれＬ及びＨレベルが入力され
ると、デコーダＤＥＣの出力Ｙ０及びＹ１はそれぞれＬ
及びＨとなり、ラッチ回路ＬＡ１はラッチ状態、ラッチ
回路ＬＡ２はデータ入力状態となる。この状態でラッチ
回路ＬＡ２のＤ入力にＬを入力する。以上の操作により
ラッチ回路ＬＡ１及びＬＡ２にそれぞれＬレベルがラッ
チされる。ラッチ回路ＬＡ１，ＬＡ２及びＮＯＲ回路Ｎ
ＯＲ１の出力はそれぞＬ，Ｌ及びＨとなり、トランスフ
ァゲートＴＧ１，ＴＧ２，ＴＧ３の状態はそれぞれオ
フ，オフ，オンとなる。したがって、入力信号１０２は
バッファＢ１，Ｂ２の２つのバッファを介して出力信号
１０４として出力される。
【００１２】（ｂ）遅延時間を早くする場合 前記同様にラッチ回路ＬＡ１，ＬＡ２にそれぞれＨ及び
Ｌをラッチさせる。ラッチ回路ＬＡ１，ＬＡ２及びＮＯ
Ｒ回路ＮＯＲ１の出力はそれぞれＨ，Ｌ，Ｌとなり、ト
ランスファゲートＴＧ１，ＴＧ２，ＴＧ３の状態はそれ
ぞれ、オン，オフ，オフとなる。したがって、入力信号
１０２はバッファＢ１の１つのバッファを介して出力信
号１０４として出力される。
Ｌをラッチさせる。ラッチ回路ＬＡ１，ＬＡ２及びＮＯ
Ｒ回路ＮＯＲ１の出力はそれぞれＨ，Ｌ，Ｌとなり、ト
ランスファゲートＴＧ１，ＴＧ２，ＴＧ３の状態はそれ
ぞれ、オン，オフ，オフとなる。したがって、入力信号
１０２はバッファＢ１の１つのバッファを介して出力信
号１０４として出力される。
【００１３】（ｃ）遅延時間を遅くする場合 前記同様にラッチ回路ＬＡ１，ＬＡ２にそれぞれＬ，Ｈ
をラッチさせる。ラッチ回路ＬＡ１，ＬＡ２及びＮＯＲ
回路ＮＯＲ１の出力はそれぞれＬ，Ｈ，Ｌとなり、トラ
ンスファゲートＴＧ１，ＴＧ２，ＴＧ３の状態はそれぞ
れオフ，オン，オフとなる。したがって、入力信号１０
２はバッファＢ１，Ｂ２，Ｂ３の３つのバッファを介し
て出力信号１０４として出力される。
をラッチさせる。ラッチ回路ＬＡ１，ＬＡ２及びＮＯＲ
回路ＮＯＲ１の出力はそれぞれＬ，Ｈ，Ｌとなり、トラ
ンスファゲートＴＧ１，ＴＧ２，ＴＧ３の状態はそれぞ
れオフ，オン，オフとなる。したがって、入力信号１０
２はバッファＢ１，Ｂ２，Ｂ３の３つのバッファを介し
て出力信号１０４として出力される。
【００１４】したがって、図３に示した回路において、
バッファＢ１１，Ｂ１２を図１のように可変遅延回路Ｖ
Ｄ１，ＶＤ２、外部端子ＯＵＴ、遅延時間選択回路ＤＳ
で置き換えることによって、図１のフリップフロップＦ
Ｆ１の出力信号１０５と可変遅延回路ＶＤ２の出力信号
１０４の間にオーバラップが生じた場合、可変遅延回路
ＶＤ１の遅延を早くするか、若しくは可変遅延回路ＶＤ
２の遅延を遅くすることよってオーパラップすることな
く正常に動作させることができる。即ち、前記したよう
に、半導体集積回路を作成した後、図１の外部端子ＯＵ
Ｔの制御信号１０６により遅延時間選択回路ＤＳを介し
て可変遅延回路ＶＤ１，ＶＤ２におけるトランスファゲ
ートを制御し、信号経路を変えることによって遅延時間
の補正を行うことが可能となる。
バッファＢ１１，Ｂ１２を図１のように可変遅延回路Ｖ
Ｄ１，ＶＤ２、外部端子ＯＵＴ、遅延時間選択回路ＤＳ
で置き換えることによって、図１のフリップフロップＦ
Ｆ１の出力信号１０５と可変遅延回路ＶＤ２の出力信号
１０４の間にオーバラップが生じた場合、可変遅延回路
ＶＤ１の遅延を早くするか、若しくは可変遅延回路ＶＤ
２の遅延を遅くすることよってオーパラップすることな
く正常に動作させることができる。即ち、前記したよう
に、半導体集積回路を作成した後、図１の外部端子ＯＵ
Ｔの制御信号１０６により遅延時間選択回路ＤＳを介し
て可変遅延回路ＶＤ１，ＶＤ２におけるトランスファゲ
ートを制御し、信号経路を変えることによって遅延時間
の補正を行うことが可能となる。
【００１５】
【発明の効果】以上説明したように本発明は、入力信号
を遅延させる遅延時間制御手段を、外部からの制御信号
により遅延時間を切替選択するための選択信号を出力す
る遅延時間選択回路と、入力信号及び選択信号により入
力信号に対応する論理信号を出力する可変遅延回路とを
含む構成としているので、半導体集積回路の回路設計時
には、半導体集積回路製造時のバラツキに対する遅延時
間のマージンを一切考慮する必要がなくなり、回路設計
効率の改善を図ることができる効果がある。
を遅延させる遅延時間制御手段を、外部からの制御信号
により遅延時間を切替選択するための選択信号を出力す
る遅延時間選択回路と、入力信号及び選択信号により入
力信号に対応する論理信号を出力する可変遅延回路とを
含む構成としているので、半導体集積回路の回路設計時
には、半導体集積回路製造時のバラツキに対する遅延時
間のマージンを一切考慮する必要がなくなり、回路設計
効率の改善を図ることができる効果がある。
【図１】本発明の半導体集積回路の一実施例のブロック
図である。
図である。
【図２】図１における可変遅延回路と遅延時間選択回路
の詳細ブロック図である。
の詳細ブロック図である。
【図３】従来の一例の回路図である。
【図４】図３の信号のタイミング図である。
【図５】従来の他の例の回路図である。
【図６】図５の信号のタイミング図である。
ＦＦ１，ＦＦ２ フリップフロップ ＶＤ１，ＶＤ２ 可変遅延回路 ＤＳ 遅延時間選択回路 Ｂ１〜Ｂ３ バッファ ＴＧ１〜ＴＧ３ トランスファゲート ＩＮＶ１〜ＩＮＶ３ インバータ ＮＯＲ１，ＮＯＲ２ ＮＯＲ回路 ＤＥＣ デコーダ ＬＡ１〜ＬＡ３ ラッチ
Claims (1)
- 【請求項１】 ＣＭＯＳトランジスタにより構成され、
入力信号を遅延させる遅延時間制御手段を含む半導体集
積回路において、前記遅延時間制御手段は、外部からの
制御信号により対応する論理回路における遅延時間を切
替選択するための選択信号を出力する遅延時間選択回路
と、前記入力信号及び選択信号により論理遅延時間が制
御調整されて前記入力信号に対応する論理信号を出力す
る可変遅延回路とを含むことを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4283444A JPH06112782A (ja) | 1992-09-30 | 1992-09-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4283444A JPH06112782A (ja) | 1992-09-30 | 1992-09-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112782A true JPH06112782A (ja) | 1994-04-22 |
Family
ID=17665627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4283444A Pending JPH06112782A (ja) | 1992-09-30 | 1992-09-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112782A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004038276A (ja) * | 2002-06-28 | 2004-02-05 | Oki Electric Ind Co Ltd | クロック信号供給回路 |
| US7098696B2 (en) | 2003-07-31 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and semiconductor integrated circuit |
| US7119595B2 (en) | 1994-09-29 | 2006-10-10 | Fujitsu Limited | Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof |
| JP2007088712A (ja) * | 2005-09-21 | 2007-04-05 | Seiko Instruments Inc | ノイズフィルタ回路 |
| US7446587B2 (en) | 2003-07-31 | 2008-11-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| WO2011125230A1 (ja) | 2010-04-09 | 2011-10-13 | 富士通株式会社 | 半導体装置、半導体装置の試験方法及び試験プログラム |
| JP2018057000A (ja) * | 2015-04-21 | 2018-04-05 | サイプレス セミコンダクター コーポレーション | 車載電子装置 |
-
1992
- 1992-09-30 JP JP4283444A patent/JPH06112782A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7119595B2 (en) | 1994-09-29 | 2006-10-10 | Fujitsu Limited | Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof |
| US7368967B2 (en) | 1994-09-29 | 2008-05-06 | Fujitsu Limited | Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof |
| US7633326B2 (en) | 1994-09-29 | 2009-12-15 | Fujitsu Microelectronics Limited | Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof |
| JP2004038276A (ja) * | 2002-06-28 | 2004-02-05 | Oki Electric Ind Co Ltd | クロック信号供給回路 |
| US7098696B2 (en) | 2003-07-31 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and semiconductor integrated circuit |
| US7446587B2 (en) | 2003-07-31 | 2008-11-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| US7627773B2 (en) | 2003-07-31 | 2009-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and semiconductor integrated circuit |
| JP2007088712A (ja) * | 2005-09-21 | 2007-04-05 | Seiko Instruments Inc | ノイズフィルタ回路 |
| WO2011125230A1 (ja) | 2010-04-09 | 2011-10-13 | 富士通株式会社 | 半導体装置、半導体装置の試験方法及び試験プログラム |
| JP2018057000A (ja) * | 2015-04-21 | 2018-04-05 | サイプレス セミコンダクター コーポレーション | 車載電子装置 |
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