JPH0437132A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0437132A JPH0437132A JP2144058A JP14405890A JPH0437132A JP H0437132 A JPH0437132 A JP H0437132A JP 2144058 A JP2144058 A JP 2144058A JP 14405890 A JP14405890 A JP 14405890A JP H0437132 A JPH0437132 A JP H0437132A
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- Japan
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- oxide film
- film
- nitride
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法、特にシリコン基板の酸
化により素子分離領域を形成する方法に関するものであ
る。
化により素子分離領域を形成する方法に関するものであ
る。
従来の技術
従来の上記素子分離領域の形成方法を第３図（ａ）〜（
ｅｌ）の半導体装置の断面図にしたがって順に説明する
。
ｅｌ）の半導体装置の断面図にしたがって順に説明する
。
まず、第３図（８）に示すシリコン基板２１上に酸化膜
２２を形成する（第３図（ｂ））。続いて窒化膜２３を
形成し、フォトリソグラフィーの技術を用いてレジスト
の素子分離パターンを形成し、ドライエツチング技術を
用いて窒化膜２３だけをエツチングする（第３図（Ｃ）
）。その後レジストを除去して酸化を行い、素子分離用
の酸化膜２４を形成する。
２２を形成する（第３図（ｂ））。続いて窒化膜２３を
形成し、フォトリソグラフィーの技術を用いてレジスト
の素子分離パターンを形成し、ドライエツチング技術を
用いて窒化膜２３だけをエツチングする（第３図（Ｃ）
）。その後レジストを除去して酸化を行い、素子分離用
の酸化膜２４を形成する。
窒化膜２３は酸化されにくいため、窒化膜２３のない部
分が酸化されて第３図（ｄ）に示すような酸化膜２４の
構造がつくられ、この酸化膜２４で素子分離を行う。最
後に窒化膜２３の除去を行う（第３図（ｅ））。このよ
うな素子分離形成法は、ＬＯＣＯ８法とよばれている。
分が酸化されて第３図（ｄ）に示すような酸化膜２４の
構造がつくられ、この酸化膜２４で素子分離を行う。最
後に窒化膜２３の除去を行う（第３図（ｅ））。このよ
うな素子分離形成法は、ＬＯＣＯ８法とよばれている。
発明が解決しようとする課題
しかし、ＬＯＣＯ３法で素子分離用の酸化を行うと、酸
化は等方的に起こるために窒化膜２３の下も酸化される
。そのときの酸化膜２４の入り込みをバーズビークと呼
ぶ。このバーズビークにより、素子が微細化してくると
設計通りの寸法が得られず、素子特性の悪化またはそれ
を避けるためにチップサイズの増加という問題が生じて
くる。
化は等方的に起こるために窒化膜２３の下も酸化される
。そのときの酸化膜２４の入り込みをバーズビークと呼
ぶ。このバーズビークにより、素子が微細化してくると
設計通りの寸法が得られず、素子特性の悪化またはそれ
を避けるためにチップサイズの増加という問題が生じて
くる。
また、酸化膜２４がシリコン基板２工の面より上方にで
るためにシリコン基板２１０表面に凹凸が生じ、その後
の配線形成でステップカバレッジの悪化の問題を生じる
。
るためにシリコン基板２１０表面に凹凸が生じ、その後
の配線形成でステップカバレッジの悪化の問題を生じる
。
本発明は上記問題を解決するものであり、設計寸法通り
の素子分離酸化膜を形成する方法と素子分離酸化膜の平
坦化を実施することが可能な半導体装置の製造方法を提
供することを目的とするものである。
の素子分離酸化膜を形成する方法と素子分離酸化膜の平
坦化を実施することが可能な半導体装置の製造方法を提
供することを目的とするものである。
課題を解決するための手段
上記課題を解決するため本発明の半導体装置の製造方法
は、シリコン基板の酸化により素子分離領域を形成する
工程に於て、シリコン基板上に第１の窒化膜を堆積する
工程と、素子分離領域の前記第１の窒化膜をエツチング
した後、前記第１の窒化膜の上に第１の酸化膜と第２の
窒化膜を順に堆積する工程と、前記第２の窒化膜を異方
性エツチングして前記第１の窒化膜のパターン側面に前
記第２の窒化膜でできたサイドウオールを形成する工程
と、前記第１、第２の窒化膜をマスクにして酸化を行い
、第２の酸化膜を形成する工程と、を有することを特徴
とするものである。
は、シリコン基板の酸化により素子分離領域を形成する
工程に於て、シリコン基板上に第１の窒化膜を堆積する
工程と、素子分離領域の前記第１の窒化膜をエツチング
した後、前記第１の窒化膜の上に第１の酸化膜と第２の
窒化膜を順に堆積する工程と、前記第２の窒化膜を異方
性エツチングして前記第１の窒化膜のパターン側面に前
記第２の窒化膜でできたサイドウオールを形成する工程
と、前記第１、第２の窒化膜をマスクにして酸化を行い
、第２の酸化膜を形成する工程と、を有することを特徴
とするものである。
さらに第２の発明の半導体装置の製造方法は、上記第１
の発明の工程に、さらに上記第１、第２の窒化膜をマス
クにして前記第２の酸化膜をエツチングする工程と、第
３の酸化膜と第３の窒化膜を順に堆積する工程と、前記
第３の窒化膜を異方性エツチングして第２の酸化膜の側
面に第３の窒化膜のサイドウオールを形成する工程と、
前記第１、第２、第３の窒化膜をマスクにして酸化を行
い第４の酸化膜を形成する工程とを加えたことを特徴と
するものである。
の発明の工程に、さらに上記第１、第２の窒化膜をマス
クにして前記第２の酸化膜をエツチングする工程と、第
３の酸化膜と第３の窒化膜を順に堆積する工程と、前記
第３の窒化膜を異方性エツチングして第２の酸化膜の側
面に第３の窒化膜のサイドウオールを形成する工程と、
前記第１、第２、第３の窒化膜をマスクにして酸化を行
い第４の酸化膜を形成する工程とを加えたことを特徴と
するものである。
作用
上記第１および第２の発明において、第１の窒化膜を形
成し、第２の窒化膜によるサイドウオールを形成するこ
とにより、素子分離用酸化膜を形成したときにバーズビ
ークができてもサイドウオールにより寸法が短くなって
おり、第１の窒化膜がシリコン基板上に直接形成されて
いるために素子分離長がマスクサイズより大きくなるこ
とはなく、さらに、中間の第１の酸化膜が窒化膜のエツ
チングストッパになり膜厚のバラツキ、エツチングの不
均一性によるサイドウオールのバラツキが減少しサイド
ウオール形成が安定し、マスク通りの素子分離領域が形
成される。
成し、第２の窒化膜によるサイドウオールを形成するこ
とにより、素子分離用酸化膜を形成したときにバーズビ
ークができてもサイドウオールにより寸法が短くなって
おり、第１の窒化膜がシリコン基板上に直接形成されて
いるために素子分離長がマスクサイズより大きくなるこ
とはなく、さらに、中間の第１の酸化膜が窒化膜のエツ
チングストッパになり膜厚のバラツキ、エツチングの不
均一性によるサイドウオールのバラツキが減少しサイド
ウオール形成が安定し、マスク通りの素子分離領域が形
成される。
また第２の発明において、第２の酸化膜形成後にこの酸
化膜をエツチングすることにより、素子分離領域のシリ
コン基板は掘り下げられることから、その後の酸化によ
り素子分離領域４の酸化膜を形成してもこの素子分離酸
化膜がシリコン基板面より盛り上がることを防げる。
化膜をエツチングすることにより、素子分離領域のシリ
コン基板は掘り下げられることから、その後の酸化によ
り素子分離領域４の酸化膜を形成してもこの素子分離酸
化膜がシリコン基板面より盛り上がることを防げる。
実施例
以下、本発明の一実施例を図面の簡単な説明する。
第１図（１）〜（ｈ）は第１の発明の一実施例における
半導体装置の製造方法を順に示す半導体装置の断面図で
ある。
半導体装置の製造方法を順に示す半導体装置の断面図で
ある。
まず、第１図（１）に示すシリコン基板１上に減圧ＣＶ
Ｄ法により窒化膜２を約１５０ｎｍ形成し、フォトリソ
グラフィ技術を用いてレジストパターンを形成し、ドラ
イエツチング技術を用いて窒化膜２だけをエツチングし
、その後レジストはアッシングにより除去する（第１図
（ｂ））。その上に減圧ＣＶＤ法により酸化膜３を約５
０ｎｍ堆積しく第１図（Ｃ） ） 、さらにその上に減
圧ＣＶＤ法により窒化膜４を約２０ｈｍ堆積しく第１図
（ｄ） ） 、ドライエツチングの異方性エツチングに
より窒化膜４をエツチングする。このエツチングにより
窒化膜２の開口部に、第１図（ｅ）に示すように窒化膜
４によるサイドウオール４′が形成される。このとき酸
化膜３がエツチングストッパになるために膜厚のばらつ
き、エツチングのばらつきがあっても多めにオーバーエ
ツチングを行うことによりばらつきを抑えることができ
る。酸化膜３をウェットエツチングにより除去後（第１
図（ｆ））、窒化膜２゜４′をマスクとして酸化を行い
、素子分離用の酸化膜５を６００ｎｍ形成しく第１図（
ｇ））、熱燐酸で窒化膜２．４′を除去すると、第１図
（ｈ）のような酸化膜形状が得られる。
Ｄ法により窒化膜２を約１５０ｎｍ形成し、フォトリソ
グラフィ技術を用いてレジストパターンを形成し、ドラ
イエツチング技術を用いて窒化膜２だけをエツチングし
、その後レジストはアッシングにより除去する（第１図
（ｂ））。その上に減圧ＣＶＤ法により酸化膜３を約５
０ｎｍ堆積しく第１図（Ｃ） ） 、さらにその上に減
圧ＣＶＤ法により窒化膜４を約２０ｈｍ堆積しく第１図
（ｄ） ） 、ドライエツチングの異方性エツチングに
より窒化膜４をエツチングする。このエツチングにより
窒化膜２の開口部に、第１図（ｅ）に示すように窒化膜
４によるサイドウオール４′が形成される。このとき酸
化膜３がエツチングストッパになるために膜厚のばらつ
き、エツチングのばらつきがあっても多めにオーバーエ
ツチングを行うことによりばらつきを抑えることができ
る。酸化膜３をウェットエツチングにより除去後（第１
図（ｆ））、窒化膜２゜４′をマスクとして酸化を行い
、素子分離用の酸化膜５を６００ｎｍ形成しく第１図（
ｇ））、熱燐酸で窒化膜２．４′を除去すると、第１図
（ｈ）のような酸化膜形状が得られる。
酸化を行うと、酸化は等方的に起こるために窒化膜のサ
イドウオール４′の下も酸化されるが、窒化膜のサイド
ウオール４′により寸法が減少しているため、サイドウ
オール４′の大きさを最適化することによりマスク寸法
通りの素子分離領域が形成できる。また、窒化膜２はシ
リコン基板１に直接堆積しているため窒化膜のストレス
により酸化が窒化膜の下まで伸びることが防げる。しか
しこの窒化膜２のストレスのためにシリコン基板１に欠
陥が生じやすいが、欠陥の入りやすいサイドウオール４
′の下には酸化膜３が形成されているために応力の緩和
ができて欠陥が生じることはない。またサイドウオール
４′の形状も緩やかに増加しているためにサイドウオー
ル４′の下に形成される酸化膜３にかかるストレスも減
少させることができる。
イドウオール４′の下も酸化されるが、窒化膜のサイド
ウオール４′により寸法が減少しているため、サイドウ
オール４′の大きさを最適化することによりマスク寸法
通りの素子分離領域が形成できる。また、窒化膜２はシ
リコン基板１に直接堆積しているため窒化膜のストレス
により酸化が窒化膜の下まで伸びることが防げる。しか
しこの窒化膜２のストレスのためにシリコン基板１に欠
陥が生じやすいが、欠陥の入りやすいサイドウオール４
′の下には酸化膜３が形成されているために応力の緩和
ができて欠陥が生じることはない。またサイドウオール
４′の形状も緩やかに増加しているためにサイドウオー
ル４′の下に形成される酸化膜３にかかるストレスも減
少させることができる。
次に第２の発明の一実施例を、第２図（り〜（ｎ）に示
す半導体装置の断面図にしたがって順に説明する。
す半導体装置の断面図にしたがって順に説明する。
まず、第２図（１）に示すシリコン基板１１に減圧ＣＶ
Ｄ法により窒化膜１２を約１５０ｎｍ形成し、フォトリ
ソグラフィ技術を用いてレジストパターンを形成し、ド
ライエツチング技術を用いて窒化膜１２だけをエツチン
グし、その後レジストはアッシングにより除去する（第
２図（ｂ））。その上に減圧ＣＶＤ法により酸化膜１３
を約５０ｎｍ堆積しく第２図（ｃ） ） 、さらにその
上に減圧ＣＶＤ法により窒化膜１４を約２００ｎｍ堆積
しく第２図（ｄ））、ドライエツチングの異方性エツチ
ングにより窒化膜１４をエツチングする。このエツチン
グにより窒化膜１２の開口部に第２図（ｅ）に示すよう
に窒化膜１４によるサイドウオール１４′が形成される
。酸化膜１３をウェットエツチングにより除去後（第２
図（１））、窒化膜１２．１４’をマスクにして酸化を
行い、酸化膜５を約４０ｏｎの形成しく第２図（ｇ）
） 、さるに窒化膜１２．１４’をマスクにして酸化膜
１５をドライエツチングする（第２図（ｈ））。次に約
５０ｎｍの酸化膜１６を堆積し、（第２図（ｉ） ）
、その上に窒化膜１７を約２００ ｎｍ堆積する（第２
図（ｊ））。次に異方性エツチングにより窒化膜１７だ
けをエツチングすると第２図（ｋ）に示すような形状に
なり、窒化膜１７によるサイドウオール１７′が形成さ
れる。ウェットエツチングにより酸化膜１６を除去しく
第２図（Ｉ））、素子分離用の酸化を行うと第２図（ｍ
）のような酸化膜１８が形成され、窒化膜１２．１４’
１７′ をすべて除去すると第２図（ｎ）に示す最終形
状が得られる。
Ｄ法により窒化膜１２を約１５０ｎｍ形成し、フォトリ
ソグラフィ技術を用いてレジストパターンを形成し、ド
ライエツチング技術を用いて窒化膜１２だけをエツチン
グし、その後レジストはアッシングにより除去する（第
２図（ｂ））。その上に減圧ＣＶＤ法により酸化膜１３
を約５０ｎｍ堆積しく第２図（ｃ） ） 、さらにその
上に減圧ＣＶＤ法により窒化膜１４を約２００ｎｍ堆積
しく第２図（ｄ））、ドライエツチングの異方性エツチ
ングにより窒化膜１４をエツチングする。このエツチン
グにより窒化膜１２の開口部に第２図（ｅ）に示すよう
に窒化膜１４によるサイドウオール１４′が形成される
。酸化膜１３をウェットエツチングにより除去後（第２
図（１））、窒化膜１２．１４’をマスクにして酸化を
行い、酸化膜５を約４０ｏｎの形成しく第２図（ｇ）
） 、さるに窒化膜１２．１４’をマスクにして酸化膜
１５をドライエツチングする（第２図（ｈ））。次に約
５０ｎｍの酸化膜１６を堆積し、（第２図（ｉ） ）
、その上に窒化膜１７を約２００ ｎｍ堆積する（第２
図（ｊ））。次に異方性エツチングにより窒化膜１７だ
けをエツチングすると第２図（ｋ）に示すような形状に
なり、窒化膜１７によるサイドウオール１７′が形成さ
れる。ウェットエツチングにより酸化膜１６を除去しく
第２図（Ｉ））、素子分離用の酸化を行うと第２図（ｍ
）のような酸化膜１８が形成され、窒化膜１２．１４’
１７′ をすべて除去すると第２図（ｎ）に示す最終形
状が得られる。
このように酸化工程が２度入り複雑になるが、第２図（
ｎ）のように酸化膜１８をシリコン基板１より上に盛り
上がる量を減らすことができる。このことはシリコン基
板１１の表面の凹凸を減少させることができ、その上に
形成する配線の断線を減少させることができる。シリコ
ン基板１１を直接エツチングしても同様の効果は得られ
るがエッチングの均一性などでまた問題がある。
ｎ）のように酸化膜１８をシリコン基板１より上に盛り
上がる量を減らすことができる。このことはシリコン基
板１１の表面の凹凸を減少させることができ、その上に
形成する配線の断線を減少させることができる。シリコ
ン基板１１を直接エツチングしても同様の効果は得られ
るがエッチングの均一性などでまた問題がある。
発明の詳細
な説明したように、第１および第２の発明によれば、セ
ルファラインでマスクサイズが変更可能で、バーズビー
クを気にすることなくマスク寸法通りに素子分離ができ
、その実用的効果は大きい。さらに、第１と第２の窒化
膜の間に酸化膜を形成することで窒化膜のエツチング均
一性が向上し、さらに従来用いていた窒化膜とシリコン
基板の間の酸化膜を省略することでバーズビークの入り
込みを抑えることが可能になり安定して素子分離を形成
できその実用的効果は大きい。
ルファラインでマスクサイズが変更可能で、バーズビー
クを気にすることなくマスク寸法通りに素子分離ができ
、その実用的効果は大きい。さらに、第１と第２の窒化
膜の間に酸化膜を形成することで窒化膜のエツチング均
一性が向上し、さらに従来用いていた窒化膜とシリコン
基板の間の酸化膜を省略することでバーズビークの入り
込みを抑えることが可能になり安定して素子分離を形成
できその実用的効果は大きい。
さらに第２の発明によれば、第２の酸化膜をエツチング
することでシリコン基板を掘り下げることにより次の酸
化での膨らみを減少でき、したがってシリコン基板表面
の凹凸を減少させることができることから配線不良を減
少させることができ、その実用的効果は大きい。
することでシリコン基板を掘り下げることにより次の酸
化での膨らみを減少でき、したがってシリコン基板表面
の凹凸を減少させることができることから配線不良を減
少させることができ、その実用的効果は大きい。
第１図（ａ）〜（ｈ）は第１の発明の一実施例における
半導体装置の製造方法を順に示す半導体装置の断面図、
第２図（１）〜（ｎ）は第２の発明の一実施例における
半導体装置の製造方法を順に示す半導体装置の断面図、
第３図（１）〜（ｅ）は従来の半導体装置の製造方法を
順に示す半導体装置の断面図である。 １．１１・・・シリコン基板、２．１２・・・（第１の
）窒化膜、３．１３・・・（第１の）酸化膜、４，１４
・・・（第２の）窒化膜、４’ 、 １４’ ・・・サ
イドウオール、５゜１５・・・（第２の）酸化膜、１６
・・・（第３の）酸化膜、エフ・・・（第３の）窒化膜
、１７′・・・サイドウオール、１８・・・（第４の）
酸化膜。 代理人 森 本 義 弘 第を 図（−７ブυ Δ′ ５− （＄２＃）ｊ−睡しイＬ１」（ 第 ２図（っブき） １４′ イ１６２の）！［イと露）− 第２図（７ブさ） １８・・・Ｃ略４時）＃Ｉ４と職 第３図
半導体装置の製造方法を順に示す半導体装置の断面図、
第２図（１）〜（ｎ）は第２の発明の一実施例における
半導体装置の製造方法を順に示す半導体装置の断面図、
第３図（１）〜（ｅ）は従来の半導体装置の製造方法を
順に示す半導体装置の断面図である。 １．１１・・・シリコン基板、２．１２・・・（第１の
）窒化膜、３．１３・・・（第１の）酸化膜、４，１４
・・・（第２の）窒化膜、４’ 、 １４’ ・・・サ
イドウオール、５゜１５・・・（第２の）酸化膜、１６
・・・（第３の）酸化膜、エフ・・・（第３の）窒化膜
、１７′・・・サイドウオール、１８・・・（第４の）
酸化膜。 代理人 森 本 義 弘 第を 図（−７ブυ Δ′ ５− （＄２＃）ｊ−睡しイＬ１」（ 第 ２図（っブき） １４′ イ１６２の）！［イと露）− 第２図（７ブさ） １８・・・Ｃ略４時）＃Ｉ４と職 第３図
Claims (1)
- 【特許請求の範囲】 １、シリコン基板の酸化により素子分離領域を形成する
工程において、シリコン基板上に第１の窒化膜を堆積す
る工程と、素子分離領域の前記第１の窒化膜をエッチン
グした後、前記第１の窒化膜の上に第１の酸化膜と第２
の窒化膜を順に堆積する工程と、前記第２の窒化膜を異
方性エッチングして前記第１の窒化膜のパターン側面に
前記第２の窒化膜でできたサイドウォールを形成する工
程と、前記第１、第２の窒化膜をマスクにして酸化を行
い、第２の酸化膜を形成する工程と、を有することを特
徴とする半導体装置の製造方法。 ２、シリコン基板の酸化により素子分離領域を形成する
工程において、シリコン基板上に第１の窒化膜を堆積す
る工程と、素子分離領域の前記第１の窒化膜をエッチン
グした後、前記第１の窒化膜の上に第１の酸化膜と第２
の窒化膜を順に堆積する工程と前記第２の窒化膜を異方
性エッチングして前記第１の窒化膜のパターン側面に前
記第２の窒化膜でできたサイドウォールを形成する工程
と、前記第１、第２の窒化膜をマスクにして酸化を行い
、第２の酸化膜を形成する工程と、前記第１、第２の窒
化膜をマスクにして前記第２の酸化膜をエッチングする
工程と、前記第１、第２の窒化膜の上に第３の酸化膜と
第３の窒化膜を順に堆積する工程と、前記第３の窒化膜
を異方性エッチングして前記第２の酸化膜のパターン側
面に前記第３の窒化膜でできたサイドウォールを形成す
る工程と、前記第１、第２、第３の窒化膜をマスクにし
て酸化を行い第４の酸化膜を形成する工程と、を有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2144058A JPH0437132A (ja) | 1990-06-01 | 1990-06-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2144058A JPH0437132A (ja) | 1990-06-01 | 1990-06-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0437132A true JPH0437132A (ja) | 1992-02-07 |
Family
ID=15353335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2144058A Pending JPH0437132A (ja) | 1990-06-01 | 1990-06-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0437132A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002134604A (ja) * | 2000-10-27 | 2002-05-10 | Oki Electric Ind Co Ltd | 半導体装置における素子分離領域の形成方法 |
| US6872664B2 (en) * | 2003-03-13 | 2005-03-29 | Promos Technologies, Inc. | Dual gate nitride process |
-
1990
- 1990-06-01 JP JP2144058A patent/JPH0437132A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002134604A (ja) * | 2000-10-27 | 2002-05-10 | Oki Electric Ind Co Ltd | 半導体装置における素子分離領域の形成方法 |
| US6872664B2 (en) * | 2003-03-13 | 2005-03-29 | Promos Technologies, Inc. | Dual gate nitride process |
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