JPH04372028A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、Ｉ／Ｏデバイスやメモ
リ等の外部デバイスを接続して使用するマイクロプロセ
ッサ等の演算処理装置に関する。

【０００２】

【従来の技術】マイクロプロセッサ等の演算処理装置を
用いたシステムでは、演算処理装置にＩ／Ｏデバイス、
メモリ等の外部デバイスが接続される。演算処理装置が
外部デバイスの連続したアドレス領域をアクセスする場
合、従来では外部デバイスのデータ入出力部の数とアド
レス入力部の数とを、それぞれ演算処理装置のデータ入
出力部の数とアドレス出力部の数とに一致させることに
より、演算処理装置と外部デバイス等との対応を図って
いた。あるいは、演算処理装置の外部にマルチプレクサ
、デマルチプレクサ等を用いた制御回路を設け、入出力
部の数の少ない外部デバイスに対しても連続したアドレ
スとしてアクセスできるようにシステムを構成していた
。

【０００３】

【発明が解決しようとする課題】演算処理装置を使用し
たシステムでは、多くのメモリ容量を必要としない場合
や、Ｉ／Ｏデバイスをアクセスするための広いアドレス
空間を必要としない場合がある。一般に、高性能の演算
処理装置に於けるデータ入出力部の数とアドレス出力部
の数は、Ｉ／Ｏデバイス等の外部デバイスのデータ入出
力部の数とアドレス入力部の数よりも多い。演算処理装
置が連続したアドレス空間をアクセスし得るように、Ｉ
／Ｏデバイス側のデータ入出力部の数及びアドレス入力
部の数を演算処理装置のデータ入出力部の数及びアドレ
ス出力部の数に合わせる場合、マルチプレクサ、デマル
チプレクサ等の制御回路を新たに加える必要があり、シ
ステムを構築するための余分なコストが必要となる。

【０００４】また、例えば、構築しようとするシステム
に必要なメモリが４メガバイト、マイクロプロセッサの
データ入出力部の数が６４ビット、メモリを構成する一
つのメモリデバイスが１メガビットの容量を有し、その
データ入出力部の数が１ビットであったとする。この場
合、６４ビットのデータ入出力部の演算処理装置に対し
て６４個のメモリデバイスが必要となる。従って、シス
テムに必要なメモリ容量が４メガバイトであるにもかか
わらず、８メガバイトのメモリ容量を有するシステムが
構築されてしまう。このような場合、メモリと演算処理
装置との間にマルチプレクサ、デマルチプレクサを用い
た制御回路を配置し、６４ビットと３２ビットとの変換
を行うことで４メガバイトの構成が可能である。しかし
、このような制御回路を加えると、システムのコストが
アップしてしまう。

【０００５】また、数多くの外部デバイスが演算処理装
置のデータ入出力部の一部又はアドレス出力部の一部に
集中して接続されると、その部分の電荷容量が大きくな
り、高速動作を妨げるという問題点もある。

【０００６】本発明は上述の問題点を一挙に解決するも
のであり、本発明の目的は、演算処理装置のデータ入出
力部の数及びアドレス出力部の数が、該演算処理装置に
接続されるＩ／Ｏデバイス、メモリ等の外部デバイスの
データ入出力部の数及びアドレス入力部の数と等しくな
い場合にも、演算処理装置の外部に制御回路を設ける必
要がなく、しかも、データ入出力部又はアドレス出力部
の一部に集中して複数のデバイスが接続されることのな
い演算処理装置を提供することである。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、演算処理装置が有する複数のア
ドレス出力部の異なる部分に各外部デバイスを接続し、
各外部デバイスが接続されているアドレス出力部を指示
する接続アドレス出力部指定データに基づいて、各外部
デバイスが接続されているアドレス出力部の一部にのみ
アドレスデータを出力するものである。

【０００８】具体的に請求項１の発明が講じた解決手段
は、外部デバイスにアクセスするためのアドレスデータ
が出力される複数のアドレス出力部と、該アドレス出力
部から出力されるアドレスデータに基づいて外部デバイ
スとの間でデータのアクセスをするための複数のデータ
入出力部とを有する演算処理装置を対象とし、前記複数
のアドレス出力部のうち外部デバイスが接続されるべき
一部のアドレス出力部を指定する接続アドレス出力部指
定データを保持するアドレス出力部指定用レジスタと、
該アドレス出力部指定用レジスタからの接続アドレス出
力部指定データに基づき前記複数のアドレス出力部のう
ち外部デバイスが接続される前記一部のアドレス出力部
にのみアドレスデータを出力するアドレス出力制御回路
とを備えた構成とするものである。

【０００９】また、請求項２の発明は、演算処理装置が
有する複数のデータ入出力部の異なる部分に各外部デバ
イスを接続し、各外部デバイスが接続されているデータ
入出力部を指示する接続データ入出力部指定データに基
づいて、各外部デバイスが接続されているデータ入出力
部の一部のみを介してデータをアクセスするものである
。

【００１０】具体的に請求項２の発明が講じた解決手段
は、外部デバイスにアクセスするためのアドレスデータ
が出力される複数のアドレス出力部と、該アドレス出力
部から出力されるアドレスデータに基づいて外部デバイ
スとの間でデータのアクセスをするための複数のデータ
入出力部とを有する演算処理装置対象とし、前記複数の
データ入出力部のうち外部デバイスが接続されるべき一
部のデータ入出力部を指定する接続データ入出力部指定
データを保持するデータ入出力部指定用レジスタと、該
データ入出力部指定用レジスタからの接続データ入出力
部指定データに基づき前記複数のデータ入出力部のうち
外部デバイスが接続される前記一部のデータ入出力部の
みを介してデータをアクセスするデータ入出力制御回路
とを備えた構成とするものである。

【００１１】

【作用】請求項１の発明の構成により、アドレス出力部
指定用レジスタに設定される接続アドレス出力部指定デ
ータに基づいて、アドレス出力制御回路からアクセスす
べき外部デバイスに接続されている一部のアドレス出力
部にのみアドレスデータが出力される。そのため、演算
処理装置の全てのアドレス出力部を使用することなく、
また演算処理装置の外部に制御回路を設けることなく、
外部デバイスを連続したアドレス空間としてアクセスで
きる。また、複数の外部デバイスを演算処理装置の複数
のアドレス出力部の異なった部分に接続することにより
、一部のアドレス出力部に複数の外部デバイスが接続さ
れることによる電荷容量の増大を防止することができる
。

【００１２】また、請求項２の発明の構成により、デー
タ入出力部指定用レジスタに設定される接続データ入出
力部指定データに基づいて、データ入出力制御回路から
アクセスすべき外部デバイスに接続されている一部のデ
ータ入出力部のみを介してデータがアクセスされる。そ
のため、演算処理装置の全てのデータ入出力部を使用す
ることなく、また外部の制御回路を設けることなく、外
部デバイスを連続したアドレス空間としてアクセスでき
る。また、複数の外部デバイスを演算処理装置の複数の
データ入出力部の異なった部分に接続するにより、一部
のデータ入出力部に複数の外部デバイスが接続されるこ
とによる電荷容量の増大を防止することができる。

【００１３】

【実施例】本発明の演算処理装置の実施例について、図
面を参照しながら説明する。図１に本発明の第１の実施
例に係る演算処理装置１０を用いたシステムを模式的に
示す。本実施例の演算処理装置１０は、アドレス出力部
指定用レジスタ２とアドレス出力制御回路１と、アドレ
ス出力制御回路１からのアドレスデータを出力する３２
個のアドレスピンＡ＜３１：０＞とを有している。ここ
で、Ａ＜ｎ：ｍ＞はｎ番目からｍ番目のアドレスピンを
表すものとする。アドレスピンＡ＜３１：０＞はアドレ
ス出力部として機能している。図１のシステムにおいて
は、アドレスピンＡ＜３１：２４＞に接続されたアドレ
スバスには第１のデバイス３が接続され、アドレスピン
Ａ＜７：０＞に接続されたアドレスバスには第２のデバ
イス４が接続されている。また、第１及び第２のデバイ
ス３及び４にはデータアクセスを行うためのデータバス
が接続されている。

【００１４】図１のシステムに於いては、アクセスすべ
き外部デバイスが演算処理装置１０のどのアドレスピン
に接続されているかに応じてアドレス出力部指定用レジ
スタ２に接続アドレス出力部指定データが設定され、ア
ドレス出力部指定用レジスタ２からの接続アドレス出力
部指定データに基づいてアドレス出力制御回路１からの
アドレスデータの出力が制御される。

【００１５】演算処理装置１０の内部ではアドレスは３
２ビットの内部アドレスとして表され、この内部アドレ
スの上位４ビットが０ｘ０　の場合にはアドレス出力制
御回路１はアドレスピンＡ＜３１：２４＞を選択してア
ドレスデータを出力し、０ｘ０　以外の場合にはアドレ
スピンＡ＜７：０＞を選択してアドレスデータを出力す
る。ここで、０ｘはそれに続く表記が１６進数であるこ
とを表している。内部アドレスの上位４ビットが０ｘ０
　の場合にアドレスピンＡ＜３１：２４＞に出力される
アドレスデータは、演算処理装置１０の内部アドレスの
下位８ビットである。同様に、アドレスの上位４ビット
が０ｘ０でない場合にアドレスピンＡ＜７：０＞に出力
されるアドレスデータも、演算処理装置１０の内部アド
レスの下位８ビットである。

【００１６】第１のデバイス３は８ビットのアドレス入
力部を有し、アドレス出力制御回路１からアドレスピン
Ａ＜３１：２４＞を介して出力されるアドレスデータの
上位４ビットが０ｘＡ　の時に選択されるものとする。 また、第２のデバイス４も８ビットのアドレス入力部を
有し、アドレス出力制御回路１からアドレスピンＡ＜７
：０＞を介して出力されるアドレスデータの上位４ビッ
トが０ｘＣ　の時に選択されるものとする。

【００１７】演算処理装置１０の内部に於いて、アドレ
ス０ｘ００００００Ａ０，０ｘ００００００Ａ１，０ｘ
００００００Ａ２，０ｘ００００００Ａ３の連続した各
々のアドレスに対してのサイクルが発生した場合には、
上記アドレスの上位４ビットが０ｘ０　なので下位８ビ
ットアドレスの０ｘＡ０，０ｘＡ１，０ｘＡ２，０ｘＡ
３がアドレスピンＡ＜３１：２４＞に出力される。アド
レスピンＡ＜３１：２４＞に出力されたアドレスデータ
のうち上位４ビットは０ｘＡ　なので、第１のデバイス
３が選択される。

【００１８】同様に、演算処理装置１０の内部に於いて
、アドレス０ｘ１０００００Ｃ０，０ｘ１０００００Ｃ
１，０ｘ１０００００Ｃ２，０ｘ１０００００Ｃ３の連
続した各々のアドレスに対してのサイクルが発生した場
合には、上記アドレスの上位４ビットが０ｘ１　なので
下位８ビットアドレスの０ｘＣ０，０ｘＣ１，０ｘＣ２
，０ｘＣ３がＡ＜７：０＞に出力される。Ａ＜７：０＞
に出力されたアドレスデータのうち上位４ビットは０ｘ
Ｃ　なので、第２のデバイス４が選択される。

【００１９】このように、本実施例の演算処理装置１０
では、全アドレスピンＡ＜３１：０＞の一部のみを使用
して、演算処理装置１０の外部に制御回路を設けること
なく、第１及び第２のデバイス３及び４に対して連続し
たアドレスとしてアクセスできる。また、第１及び第２
のデバイス３及び４はそれぞれ演算処理装置１０のアド
レスピンＡ＜３１：２４＞及びＡ＜７：０＞に接続され
ているので、アドレスピンの一部に集中してデバイスを
接続することによる電荷容量の増大も生じない。

【００２０】図２に本発明の第２の実施例に係る演算処
理装置２０を用いたシステムを模式的に示す。本実施例
の演算処理装置２０は、データ入出力部指定用レジスタ
６と、データ入出力制御回路５と、データ入出力制御回
路５によってアクセスされるデータの入出力のためのデ
ータピンＤ＜１５：０＞とを有している。ここで、Ｄ＜
ｎ：ｍ＞はｎ番目からｍ番目のデータピンを表すものと
する。データピンＤ＜１５：０＞はデータ入出力部とし
て機能している。図２のシステムにおいては、データピ
ンＤ＜７：０＞に接続されたデータバスには第３のデバ
イス７が接続され、データピンＤ＜１５：８＞に接続さ
れたデータバスには第４のデバイス８が接続されている
。また、データピンＤ＜１５：０＞にはメモリ９が接続
されている。第３及び第４のデバイス７及び８、並びに
メモリ９にはアドレスデータを供給するためのアドレス
バスが接続されている。

【００２１】図２のシステムに於いては、アクセスすべ
き外部デバイスが演算処理装置２０のどのデータピンに
接続されているかに応じてデータ入出力部指定用レジス
タ６に接続データ入出力部指定データが設定され、デー
タ入出力制御回路５はデータ入出力部指定用レジスタ６
からの接続データ入出力部指定データによって、アクセ
スを行うデータピンを制御する。

【００２２】演算処理装置２０の内部ではデータは１６
ビットの内部データとして表され、出力されるアドレス
データの上位４ビットが０ｘＡ　の場合にはデータピン
Ｄ＜７：０＞が選択されて８ビットのデータがアクセス
される。また、演算処理装置２０から出力されるアドレ
スデータの上位４ビットが０ｘＢ　の場合にはデータピ
ンＤ＜１５：０＞が選択されて１６ビットのデータがア
クセスされ、アドレスデータの上位４ビットが０ｘＡ　
及び０ｘＢ　以外の場合にはデータピンＤ＜１５：８＞
が選択されて８ビットのデータがアクセスされる。

【００２３】第３のデバイス７は８ビットのアドレス入
力部を有し、演算処理装置２０から出力されるアドレス
データの上位８ビットが０ｘＡ０の時に選択され、第４
のデバイス８も８ビットのアドレス入力部を有し、演算
処理装置２０から出力されるアドレスデータの上位８ビ
ットが０ｘＣ０の時に選択されるものとする。メモリ９
は４つのメモリデバイスで構成され、各メモリデバイス
は１メガビットの容量を有し、ビット幅４、即ち４ビッ
ト単位でデータ入出力できる。従って、メモリ９は５１
２キロバイトの容量を有しており、データ幅１６ビット
、即ち１６ビット単位でデータの入出力を行うことがで
きる。このメモリ９は演算処理装置２０から出力される
アドレスデータの上位８ビットが０ｘＢ０の時に選択さ
れるものとする。

【００２４】演算処理装置２０の内部に於いて０ｘＡ０
００００００，０ｘＡ００００００１，０ｘＡ００００
００２，０ｘＡ００００００３の連続したアドレスデー
タが生成され、各アドレスデータに対して０ｘ００，０
ｘ１１，０ｘ２２，０ｘ３３の書き込みサイクルを発生
した場合には、上記アドレスデータの上位４ビットが０
ｘＡ　なので第３のデバイス７が選択され、上記各書き
込みデータはＤ＜７：０＞を介して第３のデバイス７に
出力される。上記に於いて読み込みサイクルの場合はデ
ータピンＤ＜７：０＞を介して第３のデバイス７からデ
ータがデータ入出力制御回路５に読み込まれる。

【００２５】演算処理装置２０の内部に於いて０ｘＣ０
００００００，０ｘＣ００００００１，０ｘＣ００００
００２，０ｘＣ００００００３の連続したアドレスデー
タが生成され、各アドレスデータに対して０ｘ００，０
ｘ１１，０ｘ２２，０ｘ３３の書き込みサイクルを発生
した場合には、上記アドレスデータの上位４ビットが０
ｘＣ　なので第４のデバイス８が選択され、上記各書き
込みデータはＤ＜１５：８＞を介して第４のデバイス８
に出力される。上記に於いて読み込みサイクルの場合は
データピンＤ＜１５：８＞を介して第４のデバイス８か
らデータがデータ入出力制御回路５に読み込まれる。

【００２６】演算処理装置２０の内部に於いて０ｘＢ０
００００ＦＥ，０ｘＢ００００１００の連続したアドレ
スデータが生成され、各アドレスデータに対して０ｘ０
０００，０ｘ１１１１の書き込みサイクルを発生した場
合には、上記アドレスデータの上位４ビットが０ｘＢ　
なのでメモリ９が選択され、上記書き込みデータはデー
タピンＤ＜１５：０＞に出力される。上記に於いて読み
込みサイクルの場合はデータピンＤ＜１５：０＞を介し
てメモリ９からデータがデータ入出力制御回路５に読み
込まれる。このようなシステムに於いては、メモリ９の
全容量５１２キロバイトに対してアクセス可能である。

【００２７】このように、本実施例の演算処理装置２０
では、全データピンＤ＜１５：０＞の一部のみを使用し
て、演算処理装置２０の外部に制御回路を設けることな
く、第３及び第４のデバイス７及び８に対して連続した
アドレスとしてアクセスできる。また、第３及び第４の
デバイス７及び８はそれぞれ演算処理装置２０のデータ
ピンＤ＜７：０＞及びデータピンＤ＜１５：８＞に接続
されているので、データピンの一部に集中してデバイス
を接続することによる電荷容量の増大も発生しない。

【００２８】上記第１及び第２の実施例では、アドレス
が３２ビット、データが１６ビットで構成される演算処
理装置１０及び２０を例として説明したが、本発明はビ
ット数の異なる他の演算処理装置にも適用可能である。 また、ビット幅が異なる他の外部デバイスを用いたシス
テムにも適用可能である。更に、上記第１及び第２の実
施例を組み合わせたシステムにも適用することができる
。即ち、複数の外部デバイスを異なるアドレスピン及び
異なるデータピンに接続し、アドレス出力制御回路及び
アドレス出力部指定用レジスタ並びにデータ入出力制御
回路及びデータ入出力部指定用レジスタを備えた構成と
することも可能である。

【００２９】

【発明の効果】以上説明したように、請求項１の発明に
係る演算処理装置は、複数のアドレス出力部のうち外部
デバイスが接続されるべき一部のアドレス出力部を指定
する接続アドレス出力部指定データを保持するアドレス
出力部指定用レジスタと、接続アドレス出力部指定デー
タに基づき外部デバイスが接続される一部のアドレス出
力部にのみアドレスデータを出力するアドレス出力制御
回路とを備えているため、アクセスすべき外部デバイス
が接続されている演算処理装置のアドレス出力部の一部
にのみアドレスデータを出力することが可能となり、演
算処理装置の全てのアドレス出力部を使用することなく
、また外部の制御回路を設けることなく、外部デバイス
を連続したアドレス空間としてアクセスできる。従って
、本発明の演算処理装置を用いれば、システムの小型化
、低価格化を図ることができる。また、複数の外部デバ
イスを演算処理装置の複数のアドレス出力部の異なった
部分に接続するにより、一部のアドレス出力部に複数の
外部デバイスが接続されることによる電荷容量の増大を
防止することができ、システムの高速化を妨げる要因を
低減することができる。

【００３０】また、請求項２の発明に係る演算処理装置
は、複数のデータ入出力部のうち外部デバイスが接続さ
れるべき一部のデータ入出力部を指定する接続データ入
出力部指定データを保持するデータ入出力部指定用レジ
スタと、接続データ入出力部指定データに基づき外部デ
バイスが接続される一部のデータ入出力部のみを介して
データをアクセスするデータ入出力制御回路とを備えて
いるため、アクセスすべき外部デバイスが接続されてい
る演算処理装置のデータ入出力部の一部のみを介してデ
ータをアクセスすることが可能となり、演算処理装置の
全てのデータ入出力部を使用することなく、また外部の
制御回路を設けることなく、外部デバイスを連続したア
ドレス空間としてアクセスできる。従って、本発明の演
算処理装置を用いれば、システムの小型化、低価格化を
図ることができる。また、複数の外部デバイスを演算処
理装置の複数のデータ入出力部の異なった部分に接続す
るにより、一部のデータ入出力部に複数の外部デバイス
が接続されることによる電荷容量の増大を防止すること
ができ、システムの高速化を妨げる要因を低減すること
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る演算処理装置を用
いたシステムの模式図である。

【図２】本発明の第２の実施例に係る演算処理装置を用
いたシステムの模式図である。

【符号の説明】

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　外部デバイスにアクセスするためのア
   ドレスデータが出力される複数のアドレス出力部と、該
   アドレス出力部から出力されるアドレスデータに基づい
   て外部デバイスとの間でデータのアクセスをするための
   複数のデータ入出力部とを有する演算処理装置であって
   、前記複数のアドレス出力部のうち外部デバイスが接続
   されるべき一部のアドレス出力部を指定する接続アドレ
   ス出力部指定データを保持するアドレス出力部指定用レ
   ジスタと、該アドレス出力部指定用レジスタからの接続
   アドレス出力部指定データに基づき前記複数のアドレス
   出力部のうち外部デバイスが接続される前記一部のアド
   レス出力部にのみアドレスデータを出力するアドレス出
   力制御回路とを備えたことを特徴とする演算処理装置。
2. 【請求項２】　　外部デバイスにアクセスするためのア
   ドレスデータが出力される複数のアドレス出力部と、該
   アドレス出力部から出力されるアドレスデータに基づい
   て外部デバイスとの間でデータのアクセスをするための
   複数のデータ入出力部とを有する演算処理装置であって
   、前記複数のデータ入出力部のうち外部デバイスが接続
   されるべき一部のデータ入出力部を指定する接続データ
   入出力部指定データを保持するデータ入出力部指定用レ
   ジスタと、該データ入出力部指定用レジスタからの接続
   データ入出力部指定データに基づき前記複数のデータ入
   出力部のうち外部デバイスが接続される前記一部のデー
   タ入出力部のみを介してデータをアクセスするデータ入
   出力制御回路とを備えたことを特徴とする演算処理装置
   。