JPH0341819A - 出力バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、出力バッファ回路として使用される半導体装
置の新規な構成に関する。

従来の技術 従来、この種の出力バッファ回路は、第５図に示すよう
に、電源とＧＮＤとの間に、ドレインを共通接続したＰ
型トランジスタＰ１とＮ型トランジスタＮ１　とを直列
に挿入し、Ｐ型トランジスタＰ、のソースを電源に、Ｎ
型トランジスタＮＩのソ・−スをＧＮＤにそれぞれ接続
して構成されていた。

ここで、トランジスタＰ、とＮ１との共通接続点が出力
端子り。Ｕ７に接続されている。一方、Ｐ型トランジス
タＰ＋　のゲートにはＮＯＲ回路ＮＲＩとＣＭＯＳイン
バータ回路ＩＮＶＩとを介して、また、Ｎ型トランジス
タＮ１のゲートには、ＮＡＮＤ回路ＮＡＩとＣＭＯＳイ
ンバータ回路ＩＮＶ２とを介して、それぞれに信号りい
が入力されている。

上述のような従来の出力バッファ回路においては、トラ
ンジスタＰ＋およびＮ１が切換り時に同時に“ＯＮ”　
して貫通電流が電源からＧＮＤに流れるのを防ぐため、
ノードＡがノードＢよりよりも速く“Ｈ”レベルに、ま
た、ノードＢがノードＡよりよりも速く“Ｌ”レベルに
なるように、各回路要素ＮＲＩ、ＮＡＩ、ＩＮＶＩ、Ｉ
ＮＶ２のトランジスタのｇｍを決定（設計）している。

即ち、例えば、ＣＭＯ３型インバータ回路ＮＲＩはＰ型
トランジスタのｇｍを小さく、Ｎ型トランジスタのｇｍ
は大きくなるように設定されている。

第６図は、上述のような出力バッファ回路において、入
力信号ＤＩ）１が“Ｈ”レベルから“Ｌ”レベルへ変化
したときの、ノードＡ、Ｂおよび出力端子り。、Ｔにお
ける信号波形を示す図である。

同図に示すように、この出力バッファ回路では、Ｄ　Ｉ
　Ｎが″Ｈ′″レベルから“Ｌ”レベルに変化すると、
まず、ノードＢがＮＡＩとＩＮＶ２を介してパＨ′″レ
ベルから“Ｌ”レベルに遷移し、それより遅れてノード
ＡがＮＲＩとＩＮＶＩとを介して”Ｈ”レベルから“Ｌ
″ルベル変化する。この変化を受け、ＤＯＬＩＴは、＋
＋　Ｌ　１１レベルから゛′Ｈ′ルベルへ遷移し始める
。

第７図は、入力信号ＤＩＮが“Ｌ”レベルから“Ｈ”レ
ベルへ変化した時の波形を示したものであり、この場合
は、ノードＡがノードＢより先に“Ｈ”レベルへ遷移ス
る。

このようにして、ノードＡとノードＢとの状態遷移のタ
イミングをずらしであるので、トランジスタＮ、とＰ、
とが同時に“ＯＮ”になって電源からＧＮＤへの貫通電
流の発生を防止している。

発明が解決しようとする課題 しかしながら、実際の出力バッファ回路においては、出
力端子［）ｏｕｔには外部の配線容量や接続された素子
の容量が寄生しているので、等価的には、第５図中に点
線で示すように、負荷容量Ｃ８が出力端子り。１．とＧ
　Ｎ　Ｄとの間に接続されたことになる。従って、ＤＯ
ＵＴの状態遷移時に、負荷容量Ｃ８を充放電するための
電流がトランジスタＰ１およびＮ１に流れる。

一方、出力バッファ回路は一般に高速動作が要求される
ので、トランジスタＮ１およびＰｌの相互コンダクタン
スｇｍを大きくして、入力信号Ｄ　Ｉ　Ｍに対して迅速
に応答するように設計されている。

従って、Ｄｏυ丁が遷移する際には、上述のような負荷
容量Ｃ０を充放電するための大きな電流が、トランジス
タＰ１およびＮ１に急激に流れる。

このように、状態遷移時に大きな充放電電流を流す出力
バッファ回路は、一般に半導体装置の内部回路の内で最
も大きな雑音発生源となっており、従来は、この雑音を
低減させるためにトランジスタＰ１およびＮ１の相互コ
ンダクタンスｇｍを、チャンネル幅を小さくする等の方
法により小さくしていた。

このように、従来の出カバソファ回路では、出力バッフ
ァ回路に流れる充放電電流を小さくして雑音を低減させ
るために、出力トランジスタＮｌおよびＰ＋　のチャン
ネル幅を小さくしたり、チャンネル長を長くする等の方
法を用い対策していたが、このような方法は、読み出し
速度が遅くなったり、出力レベルが劣下するなどの重大
な欠点を伴う。

そこで、本発明は、上記従来技術の問題点を解決して、
読み出し速度や出力レベルの低下を生じることなく、雑
音の発生を有効に低減した新規な出カバソファ回路の構
成を提供することをその目的としている。

課題を解決するための手段 即ち、本発明に従うと、電源に接続された、ソースおよ
びドレインをそれぞれ共通接続された第■のよび第２の
１対のＰ型トランジスタと、該第１および第２のＰ型ト
ランジスタと接地との間に接続され、ソースおよびドレ
インをそれぞれ共通接続された第１のよび第２の１対の
Ｎ型トランジスタと、該第１および第２のＰ型トランジ
スタと該第１および第２のＮ型トランジスタとの接続点
に接続された出力端子と、互いに相補的な入力信号を、
前記第１のＰ型トランジスタのゲートと、前記第１のＮ
型トランジスタのゲートとにそれぞれ印加する入力端子
と、前記出力端子に直接またはインバータを介して接続
された入力を備え、出力を一前記第２のＰ型トランジス
タのゲートに接続されたＮＡＮＤ回路と、前記出力端子
に直接またはインバータを介して接続された入力とを備
え、出力を前記第２のＮ型トランジスタのゲートに接続
されたＮＯＲ回路とを備えることを特徴とする出力バッ
ファ回路が提供される。

作用 前述した従来の出力バッファ回路に対し、本発明に係る
出力バッファ回路は、電源と接地との間に直列に挿入さ
れ、その接続点を出力端子に接続された第２のＰ型トラ
ンジスタと第２のＮ型トランジスタとを更に備えている
。ここで、第２のＰ型トランジスタのゲートには、入力
が入力端子に接続されたＮＡＮＤ回路の出力が接続され
ている。

また、第２のＮ型トランジスタのゲートには、入力が入
力端子に接続されたＮＯＲ回路の出力が接続されている
。

即ち、本発明に係る出力バッファ回路は、上述のような
特徴的な構成を備えることにより、具体的に後述するよ
うに、出力レベルを劣下させることなく、出力トランジ
スタに流れる貫通電流を低減することができ、且つ、読
み出しスピードの劣下を抑制することができる。

以下に、図面を参照して本発明をより具体的に説明する
が、以下の開示は本発明の一実施例に過ぎず、本発明の
技術的範囲を何ら限定するものではない。

実施例１ 第１図は、本発明に係る出力バッファ回路の構成例を示
す回路図である。

第１図に示すように、この回路において、Ｎ。

Ｒ回路ＮＲＩとＮＡＮＤ回路路回路路上Ａｌンバータ■
Ｎｖ１１２と、トランジスタＰ１およびＮ２から構成さ
れた第１の出力バッファとから構成された回路は、第５
図に示した従来の出力バッファ回路と同じ構成である。

そして、この回路は、更に、Ｐ型トランジスタＰ２およ
びＮ型トランジスタＮ２からなる第２の出力バッファと
、インバータＩＮｖ３〜６と、ＮＡＮＤ回路ＮＡ３およ
びＮＯＲ回路ＮＲ３とを付加して構成されている。

ここで、Ｐ型トランジスタＰ２は、ソースおよびドレイ
ンをトランジスタＰ、と共通に接続されており、ゲート
は、ＮＡＮＤ回路ＮＡ２およびインバータ３．４を介し
て、バッファ回路の出力に接続されている。また、ＮＡ
ＮＤ回路ＮＡ２の他方の入力には、ＮＯＲ回路ＮＲＩの
出力が接続されている。

一方、Ｎ型トランジスタＮ２は、ソースおよびドレイン
をトランジスタＮ、　　と共通に接続されており、ゲー
トは、ＮＯＲ回路ＮＲ２およびインバータ５．６を介し
て、バッファ回路の出力に接続されている。また、ＮＯ
Ｒ回路ＮＲ２の他方の入力には、ＮＡＮＤ回路ＮＡ１の
出力が接続されている。

この回路においては、第１の出力トランジスタＰ＋およ
びＮ１の相互コンダクタンスｇｍは、付加容量の充放電
電流により発生する雑音が半導体装置の内部回路に影響
を与えないよう小さく設定しである。また、各インバー
タＩＮＶ４、ＩＮＶ６の回路しきい値は、ＩＮＶ４が低
く、ＩＮＶ６が高くなるように設定されている。尚、こ
の出力バッフ７回路のスタンバイ信号ｏｅおよびマτは
、マτが“Ｌ”レベル、ｏｅが”Ｈ″レベルそれぞれ固
定されているものとする。

第３図は、入力ＤＩＮの状態が、“Ｈ”レベルから゛Ｌ
′″レベルに遷移する際の、各ノードにおける信号レベ
ルの変化を示す図である。

入力Ｄ１１１カ“Ｈ゛レベルら“Ｌ”レベルへ変化する
と、ＮＡＩとＩＮＶ２とを介して、まずノ−ドＢが、ノ
ードＡよりも先に“Ｈ″゛゛レベル“Ｌ”レベルに変化
し、出力トランジスタＰ１が“ＯＮ”する前に出力トラ
ンジスタＮ、を“ＯＦＦ”させる。

これとほぼ同時に、ＮＡＩの出力であるノードＫを介し
て、ＮＲ２の出力であるノードｌが“Ｈ”レベルから“
Ｌ”レベルに変化し、出力トランジスタＰ１がＯＮ”す
る前に、出力トランジスタＮ２が“ＯＦＦ”される。

以上のような動作によって、トランジスタＮ２を通して
流れる貫通電流が防止される。

次に、ノードＢおよびノードＩより遅れて、ノードＡが
“Ｈ”レベルから“Ｌ”レベルへ変化スると、ここで初
めて出力トランジスタＰ１が“ＯＮ”し、出力端子り。

０．が“Ｌ”レベルから“Ｈ”レベルへ変化スる。ここ
で、ＤｏＵＴのレベルがＩＮＶ４の回路しきい値を越え
ると、ノードＣＳＤおよびＦが変化し、出力トランジス
タであるＲ２が“ＯＮ”され、その時点から、Ｉ）　ｏ
　ｕ　ｔは急速に立ち上がり始める。

第４図は、入力ＤＩＮの状態が“Ｌ゛″″レベル”Ｈ”
レベルへ変化した時の、各ノードの状態変化を示す図で
ある。

入力ＤＩＮの状態が＃　Ｌ　＃レベルから“Ｈ″レベル
変化すると、まず、ノードＡおよびＦが、ノードＢより
も早く　“Ｈ”レベルへ変化して、出力トランジスタＰ
＋およびＲ２を“ＯＦＦ”させる。

続いて、ノードＢが“Ｈ”レベルとなり、出力トランジ
スタＮ、を“ＯＮ”させて、ＤＯＵＴを“Ｈ”レベルか
ら“Ｌ”レベルへ変化する。インバータＩＮＶ６の回路
しきい値をり。８．が越えると、トランジスタＮ２が”
ＯＮ’　され、その時点からＤｏｕＴは急速に立ち下が
る 実施例２ 第２図は、本発明に係る出力バッファ回路の他の構成例
を示す回路図である。

第２図に示す回路は、基本的な構成は第１図に示した出
力バッファ回路と同じ構成を有しているが、第１図の回
路におけるＮＡＮＤ回路ＮＡ２およびＮＯＲ回路ＮＲ２
が、３入力のＮＡＮＤ回路ＮＡ３およびＮＯＲ回路ＮＲ
３に替えられている。

Ｎ　Ａ　Ｎ　Ｄ回路ＮＡ３およびＮＯＲ回路ＮＲ３の、
それぞれの追加された入力端子は、出力端子Ｄ０，７が
直接接続されている。尚、その他の構成要素は実施例１
の出力バッファ回路と同様なので、同じ参照番号を付し
ている。

即ち、出力端子り。Ｕ、は、電源またはＧＮＤに雑音が
乗ると非常に影響を受は易く、電圧がふらついてインバ
ータＩＮＶ４およびＩＮＶ６を誤動作させる。しかしな
がら、本実施例に係る回路では、ＮＡＮＤ回路ＮＡ３お
よＮＯＲ回路ＮＲ３を３入力としてり。ｕＴを直接入力
しているので、多少のふらつきでは誤動作しない。

その他の動作については実施例１の出力バッファ回路の
動作と同様であり、詳細な説明は省略するが、この回路
は、より確実に高速な動作を行うと共に、貫通電流も有
効に防止できる。

発明の詳細 な説明したように、本発明に係る出力バッファ回路は、
その独自の構成により、出力レベルを劣下させることな
く、付加容量の充放電によるトランジスタの貫通電流を
低減することができ、また、読み出しスピードの劣下を
少なく抑えることができる。

【図面の簡単な説明】

第１図は、本発明に係る出力バッファ回路の構成例を示
す回路図であり、 第２図は、本発明に係る出力バッファ回路の他の構成例
を示す回路図であり、 第３図および第４図は、第１図に示す出力バッファ回路
の動作を説明するための信号波形図であり、第３図は、
入力Ｄ　Ｉ　Ｎが“Ｌ”から“Ｈ”に遷移したときの各
ノードの状態変化を、第４図は、入力ＤＩＮが“Ｈ″′
から“Ｌ”に遷移したときの各ノードの状態変化をそれ
ぞれ示し、 第５図は、従来の出力バッファ回路の典型的な構成を示
す回路図であり、 第６図および第７図は、第５図に示す出力バッファ回路
の動作を説明するための信号波形図であり、第６図は、
この入力ＤＩＮが“Ｌ″から“Ｈ”に遷移したときの各
ノードにの状態変化を、第７図は、入力ＤｉｒｔがＩｔ
　Ｈ１１からＩＩ　Ｌ　＋＋に遷移したときの各ノード
の状態変化をそれぞれ示している。 〔主な参照番号および参照符号〕 ＮＲＩ−ＮＲ３・・ＮＯＲ回路、 ＮＡＩ〜ＮＡ３・・ＮＡＮＤ回路、 ＩＮＶ１〜６・・・インバータ回路、

Claims (1)

1. 【特許請求の範囲】 電源に接続された、ソースおよびドレインをそれぞれ共
   通接続された第１のよび第２の１対のＰ型トランジスタ
   と、 該第１および第２のＰ型トランジスタと接地との間に接
   続され、ソースおよびドレインをそれぞれ共通接続され
   た第１および第２の１対のＮ型トランジスタと、 該第１および第２のＰ型トランジスタと該第１および第
   ２のＮ型トランジスタとの接続点に接続された出力端子
   と、 互いに相補的な入力信号を、前記第１のＰ型トランジス
   タのゲートと、前記第１のＮ型トランジスタのゲートと
   にそれぞれ印加する入力端子と、前記出力端子に直接ま
   たはインバータを介して接続された入力を備え、出力を
   前記第２のＰ型トランジスタのゲートに接続されたＮＡ
   ＮＤ回路と、前記出力端子に直接またはインバータを介
   して接続された入力を備え、出力を前記第２のＮ型トラ
   ンジスタのゲートに接続されたＮＯＲ回路とを備えるこ
   とを特徴とする出力バッファ回路。