JPH0437605B2 - - Google Patents
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- JPH0437605B2 JPH0437605B2 JP58045455A JP4545583A JPH0437605B2 JP H0437605 B2 JPH0437605 B2 JP H0437605B2 JP 58045455 A JP58045455 A JP 58045455A JP 4545583 A JP4545583 A JP 4545583A JP H0437605 B2 JPH0437605 B2 JP H0437605B2
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- JP
- Japan
- Prior art keywords
- circuit
- mos transistor
- gate
- potential
- fuse
- Prior art date
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Links
- 239000003990 capacitor Substances 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 description 7
- 230000010354 integration Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000008188 pellet Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 230000001902 propagating effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6877—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the control circuit comprising active elements different from those used in the output circuit
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Electronic Switches (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、LSI等の半導体装置において特に冗
長回路として使用されるプログラム可能スイツチ
回路に関する。
長回路として使用されるプログラム可能スイツチ
回路に関する。
近年、MOS LSIの集積度が著しく高くなつて
いるが、この集積度の高まりと共に１つの半導体
ペレツトにおける素子の欠陥発生率が高くなり、
また回路も大規模化、複雑化している。このため
半導体ペレツトの歩留りを改善する目的で、欠陥
救済技術としての冗長回路技術や、設計の自由度
の向上或いは動作マージンの向上を目的とした冗
長回路技術が注目されている。
いるが、この集積度の高まりと共に１つの半導体
ペレツトにおける素子の欠陥発生率が高くなり、
また回路も大規模化、複雑化している。このため
半導体ペレツトの歩留りを改善する目的で、欠陥
救済技術としての冗長回路技術や、設計の自由度
の向上或いは動作マージンの向上を目的とした冗
長回路技術が注目されている。
上記のような冗長回路技術の１つとして、所定
の機能を有する主回路に、プログラム可能なヒユ
ーズ素子とヒユーズ素子のプログラム状態に応じ
てゲートがオン、オフするトランスフアゲート回
路とから成るいわゆるプログラム可能スイツチ回
路構成の冗長回路を付加させ、この冗長回路によ
り主回路の状態を設定するものがある。
の機能を有する主回路に、プログラム可能なヒユ
ーズ素子とヒユーズ素子のプログラム状態に応じ
てゲートがオン、オフするトランスフアゲート回
路とから成るいわゆるプログラム可能スイツチ回
路構成の冗長回路を付加させ、この冗長回路によ
り主回路の状態を設定するものがある。
従来のこの種のトランスフアゲート機能を有す
るプログラム可能スイツチ回路の例を第１図に示
す。図において、一端が電源端子VCCに接続され
たヒユーズ素子Ｆと一端が接地電位源VSSに接続
された高抵抗素子RLとの直列回路から成るいわ
ゆるヒユーズ回路が構成される。上記高抵抗素子
RLとヒユーズ素子Ｆとの接続点ＡはＮチヤネル
MOSトランジスタN1とＰチヤネルMOSトラン
ジスタP1との直列接続よりなるCMOS構成のイ
ンバータ回路の入力点に接続され、インバータ回
路の出力端子Ｂがトランスフアゲトを構成する
MOSトランジスタＴのゲートに接続されている。
このトランスフアゲートは主回路の一部と接続し
ており、このトランスフアゲートの導通遮断状態
により主回路の状態を適宜設定する。
るプログラム可能スイツチ回路の例を第１図に示
す。図において、一端が電源端子VCCに接続され
たヒユーズ素子Ｆと一端が接地電位源VSSに接続
された高抵抗素子RLとの直列回路から成るいわ
ゆるヒユーズ回路が構成される。上記高抵抗素子
RLとヒユーズ素子Ｆとの接続点ＡはＮチヤネル
MOSトランジスタN1とＰチヤネルMOSトラン
ジスタP1との直列接続よりなるCMOS構成のイ
ンバータ回路の入力点に接続され、インバータ回
路の出力端子Ｂがトランスフアゲトを構成する
MOSトランジスタＴのゲートに接続されている。
このトランスフアゲートは主回路の一部と接続し
ており、このトランスフアゲートの導通遮断状態
により主回路の状態を適宜設定する。
このような冗長回路において、ヒユーズ素子Ｆ
が接続状態にあると、MOSトランジスタＴのゲ
ート電位がVSSレベルとなつてMOSトランジスタ
ＴがＮチヤネルMOSであればトランスフアゲー
トはオフ状態となる。また、ヒユーズ素子Ｆが切
断状態である場合には、ＮチヤネルMOSのMOS
トランジスタＴのゲート電位はVCCレベルとなつ
てトランスフアゲートはオン状態となる。
が接続状態にあると、MOSトランジスタＴのゲ
ート電位がVSSレベルとなつてMOSトランジスタ
ＴがＮチヤネルMOSであればトランスフアゲー
トはオフ状態となる。また、ヒユーズ素子Ｆが切
断状態である場合には、ＮチヤネルMOSのMOS
トランジスタＴのゲート電位はVCCレベルとなつ
てトランスフアゲートはオン状態となる。
逆にMOSトランジスタＴがＰチヤネルMOSで
構成されている場合には、ヒユーズ素子Ｆが接続
状態のときにこのMOSトランジスタＴで構成さ
れているトランスフアゲートはオン状態となり、
ヒユーズ素子Ｆが切断状態でトランスフアゲート
がオフ状態となる。
構成されている場合には、ヒユーズ素子Ｆが接続
状態のときにこのMOSトランジスタＴで構成さ
れているトランスフアゲートはオン状態となり、
ヒユーズ素子Ｆが切断状態でトランスフアゲート
がオフ状態となる。
このトランスフアゲートとなるトランジスタＴ
のソース或いはドレインの一方すなわち端子１に
は、図示しない主回路の状態の設定に関する信号
が供給され、この信号はトランジスフアゲートが
オン状態ならば端子２に伝搬し、トランスフアゲ
ートがオフ状態であれば、端子１の信号は端子２
には伝搬されない。
のソース或いはドレインの一方すなわち端子１に
は、図示しない主回路の状態の設定に関する信号
が供給され、この信号はトランジスフアゲートが
オン状態ならば端子２に伝搬し、トランスフアゲ
ートがオフ状態であれば、端子１の信号は端子２
には伝搬されない。
ところで、上記のような回路において、ヒユー
ズ回路とトランスフアゲートとの間に設けられて
いるインバータは広い面積を占有し、半導体装置
の集積度の向上を阻害するものである。しかしな
がら、このインバータは、プログラム可能スイツ
チ回路の動作の安定化のためには必要なものであ
つた。すなわち、MOSトランジスタＴには、ゲ
ートと、ソース、ドレインおよびチヤネルとの間
の静電容量すなわちゲート容量CGが存在し、
MOSトランジスタＴの端子１に供給される信号
の変化がこのゲート容量CGを介してMOSトラン
ジスタＴのゲートにフイードバツクする。ここ
で、もしインバータがなく、ヒユーズ素子Ｆが切
断状態であるとすれば、ゲート電位は高抵抗素子
RLを介して設定されるため、上記端子１におけ
る信号変化によりMOSトランジスタＴのゲート
電位が不安定となり、トランスフアゲートの動作
が不安定となる。
ズ回路とトランスフアゲートとの間に設けられて
いるインバータは広い面積を占有し、半導体装置
の集積度の向上を阻害するものである。しかしな
がら、このインバータは、プログラム可能スイツ
チ回路の動作の安定化のためには必要なものであ
つた。すなわち、MOSトランジスタＴには、ゲ
ートと、ソース、ドレインおよびチヤネルとの間
の静電容量すなわちゲート容量CGが存在し、
MOSトランジスタＴの端子１に供給される信号
の変化がこのゲート容量CGを介してMOSトラン
ジスタＴのゲートにフイードバツクする。ここ
で、もしインバータがなく、ヒユーズ素子Ｆが切
断状態であるとすれば、ゲート電位は高抵抗素子
RLを介して設定されるため、上記端子１におけ
る信号変化によりMOSトランジスタＴのゲート
電位が不安定となり、トランスフアゲートの動作
が不安定となる。
また、上記のようなヒユーズ回路と、トランス
フアゲートとの間にインバータを有するプログラ
ム可能スイツチ回路において、ヒユーズ回路の一
端に一定電位源ではなく、例えばクロツク信号な
どのパルス信号が供給される用いられ方をする場
合がある。この場合には、接続点Ａにおける信号
はインバータを介してトランジスタＴに供給され
るため、上記インバータによる信号伝搬の遅れが
生じ、プログラム可能スイツチ回路の動作速度が
低いという欠点があり、さらに加えてこの場合に
は、インバータにおける電力消費も大きいという
問題点もあつた。
フアゲートとの間にインバータを有するプログラ
ム可能スイツチ回路において、ヒユーズ回路の一
端に一定電位源ではなく、例えばクロツク信号な
どのパルス信号が供給される用いられ方をする場
合がある。この場合には、接続点Ａにおける信号
はインバータを介してトランジスタＴに供給され
るため、上記インバータによる信号伝搬の遅れが
生じ、プログラム可能スイツチ回路の動作速度が
低いという欠点があり、さらに加えてこの場合に
は、インバータにおける電力消費も大きいという
問題点もあつた。
本発明は上記のような点に鑑みなされたもので
その目的とするところは、回路の動作の安定性を
損なうことなく集積密度および動作速度の向上と
低消費電力化を実現できる構成の簡単なプログラ
ム可能スイツチ回路を提供することにある。
その目的とするところは、回路の動作の安定性を
損なうことなく集積密度および動作速度の向上と
低消費電力化を実現できる構成の簡単なプログラ
ム可能スイツチ回路を提供することにある。
すなわちこの発明に係るプログラム可能スイツ
チ回路では、ヒユーズ素子と高抵抗素子との直列
回路よりなるヒユーズ回路において上記ヒユーズ
素子と高抵抗素子との接続点を直接トランスフア
ゲート機能を有するMOSトランジスタのゲート
に接続するとともに、上記ヒユーズ回路の高抵抗
素子RLに並列にキヤパシタを接続したものであ
る。
チ回路では、ヒユーズ素子と高抵抗素子との直列
回路よりなるヒユーズ回路において上記ヒユーズ
素子と高抵抗素子との接続点を直接トランスフア
ゲート機能を有するMOSトランジスタのゲート
に接続するとともに、上記ヒユーズ回路の高抵抗
素子RLに並列にキヤパシタを接続したものであ
る。
そして、上記キヤパシタは、実用的には、上記
MOSトランジスタのゲートからドレイン、チヤ
ネル、ソースを見た全ゲート容量CGと同等或い
はそれよりも大きい静電容量を有するものが望ま
しい。
MOSトランジスタのゲートからドレイン、チヤ
ネル、ソースを見た全ゲート容量CGと同等或い
はそれよりも大きい静電容量を有するものが望ま
しい。
以下図面を参照してこの発明の一実施例を説明
する。第２図に示すように、接地電位源VSSと電
源端子VCCとの間にヒユーズ素子Ｆと高抵抗素子
RLの直列回路からなるヒユーズ回路を設ける。
このヒユーズ回路の高抵抗素子RLの両端に並列
にキヤパシタC1を接続する。また、上記ヒユー
ズ回路における直列接続点Ａはトランスフアゲー
ト用のＮチヤネルMOSトランジスタＴのゲート
に直接接続する。このトランジスタＴのソースま
たはドレインとなる端子１には信号が供給されて
いる。
する。第２図に示すように、接地電位源VSSと電
源端子VCCとの間にヒユーズ素子Ｆと高抵抗素子
RLの直列回路からなるヒユーズ回路を設ける。
このヒユーズ回路の高抵抗素子RLの両端に並列
にキヤパシタC1を接続する。また、上記ヒユー
ズ回路における直列接続点Ａはトランスフアゲー
ト用のＮチヤネルMOSトランジスタＴのゲート
に直接接続する。このトランジスタＴのソースま
たはドレインとなる端子１には信号が供給されて
いる。
ここで、上記キヤパシタC1の容量は、MOSト
ランジスタＴのゲートからソース領域、チヤネル
領域、ドレイン領域のそれぞれをのぞむ静電容量
値CGS、CGC、CGDの和すなわち全ゲート容量CGよ
りも少なくとも大きくなるように設定する。ま
た、高抵抗素子RLは、ヒユーズ素子Ｆが接続状
態の場合の電力消費を減らすため、その抵抗値を
10MΩ以上の値に選ぶ。この実施例では100GΩ
の抵抗値を有する高抵抗素子を用いる。（通常、
使われる範囲はＭΩオーダーから数100GΩ程度
である。） ここで、ヒユーズ素子Ｆが接続状態であり、
MOSトランジスタＴの端子１に供給される信号
がパルス状に変化する信号であつた場合、この信
号の変化状態はゲート容量CGを介してヒユーズ
回路の接続点Ａにフイードバツクされるが、この
場合には低抵抗のヒユーズ素子Ｆを介して上記接
続点Ａの電位が設定されるため、MOSトランジ
スタＴの動作は安定している。
ランジスタＴのゲートからソース領域、チヤネル
領域、ドレイン領域のそれぞれをのぞむ静電容量
値CGS、CGC、CGDの和すなわち全ゲート容量CGよ
りも少なくとも大きくなるように設定する。ま
た、高抵抗素子RLは、ヒユーズ素子Ｆが接続状
態の場合の電力消費を減らすため、その抵抗値を
10MΩ以上の値に選ぶ。この実施例では100GΩ
の抵抗値を有する高抵抗素子を用いる。（通常、
使われる範囲はＭΩオーダーから数100GΩ程度
である。） ここで、ヒユーズ素子Ｆが接続状態であり、
MOSトランジスタＴの端子１に供給される信号
がパルス状に変化する信号であつた場合、この信
号の変化状態はゲート容量CGを介してヒユーズ
回路の接続点Ａにフイードバツクされるが、この
場合には低抵抗のヒユーズ素子Ｆを介して上記接
続点Ａの電位が設定されるため、MOSトランジ
スタＴの動作は安定している。
次に、ヒユーズ素子Ｆが切断状態にある場合に
ついて述べる。この場合には、直列接続点Ａの電
位はキヤパシタC1と高抵抗素子RLを介して設定
され高電位のVCCレベルとなる。従つて、MOSト
ランジスタＴは導通し、端子１と端子２との間を
信号が伝搬する。
ついて述べる。この場合には、直列接続点Ａの電
位はキヤパシタC1と高抵抗素子RLを介して設定
され高電位のVCCレベルとなる。従つて、MOSト
ランジスタＴは導通し、端子１と端子２との間を
信号が伝搬する。
ここで、端子１と端子２間を伝搬する信号がパ
ルス状の変化する信号であつた場合、この信号の
変化状態はゲート容量CGを通じてヒユーズ回路
の接続点Ａにフイードバツクし干渉を起こすが、
この干渉効果は高抵抗素子RLと並列に接続され
たキヤパシタC1の存在により「CG／（C1＋CG）」
に低減される。このため、MOSトランジスタＴ
から成るトランスフアゲートは安定に動作する。
ルス状の変化する信号であつた場合、この信号の
変化状態はゲート容量CGを通じてヒユーズ回路
の接続点Ａにフイードバツクし干渉を起こすが、
この干渉効果は高抵抗素子RLと並列に接続され
たキヤパシタC1の存在により「CG／（C1＋CG）」
に低減される。このため、MOSトランジスタＴ
から成るトランスフアゲートは安定に動作する。
なお勿論、上記のようなプログラム可能スイツ
チ回路のMOSトランジスタＴはＮチヤネルMOS
に限らずＰチヤネルMOSで構成することができ、
この場合にはトランスフアゲートのオン・オフ状
態がＮチヤネルMOSの場合と逆になる。
チ回路のMOSトランジスタＴはＮチヤネルMOS
に限らずＰチヤネルMOSで構成することができ、
この場合にはトランスフアゲートのオン・オフ状
態がＮチヤネルMOSの場合と逆になる。
第３図に示すものは、ヒユーズ回路に供給する
電位源を逆にしたもので、ヒユーズ素子Ｆの接
続・切断関係と、トランスフアゲートのオン・オ
フ関係とが第２図の実施例と逆になる。
電位源を逆にしたもので、ヒユーズ素子Ｆの接
続・切断関係と、トランスフアゲートのオン・オ
フ関係とが第２図の実施例と逆になる。
第４図に示すものは第２図のプログラム可能ス
イツチ回路におけるヒユーズ回路の抵抗素子側の
端子に電位源VCCの代わりに例えばクロツク信号
φを与えヒユーズ側の端子にバイアス電圧VBを
与えるようにしたものである。
イツチ回路におけるヒユーズ回路の抵抗素子側の
端子に電位源VCCの代わりに例えばクロツク信号
φを与えヒユーズ側の端子にバイアス電圧VBを
与えるようにしたものである。
ここで、ヒユーズ素子Ｆが接続状態であるとき
には、接続点Ａの電位は、ほぼ低抵抗のヒユーズ
素子Ｆを介して印加されるバイアス電圧VBに固
定され、トランスフアゲートのMOSトランジス
タＴは、一定の状態に設定される。
には、接続点Ａの電位は、ほぼ低抵抗のヒユーズ
素子Ｆを介して印加されるバイアス電圧VBに固
定され、トランスフアゲートのMOSトランジス
タＴは、一定の状態に設定される。
一方、ヒユーズ素子Ｆが切断状態である場合
は、接続点Ａの電位は高抵抗素子RLとキヤパシ
タC1との並列回路に供給されるクロツク信号φ
の電位に設定され、クロツク信号φに応じてトラ
ンスフアゲート回路のMOSトランジスタＴが制
御される。
は、接続点Ａの電位は高抵抗素子RLとキヤパシ
タC1との並列回路に供給されるクロツク信号φ
の電位に設定され、クロツク信号φに応じてトラ
ンスフアゲート回路のMOSトランジスタＴが制
御される。
この場合には、キヤパシタC1により、MOSト
ランジスタＴを介して伝達する信号の変化がヒユ
ーズ回路の接続点Ａに及ぼす影響を低減できるだ
けでなく、上記クロツク信号φをほとんど遅延な
くMOSトランジスタＴに供給することができる。
これは、クロツク信号φの変化がC1CGなるキ
ヤパシタC1を介してMOSトランジスタＴに供給
されるとともに従来用いられていたインバータに
おける動作の遅れがないためである。
ランジスタＴを介して伝達する信号の変化がヒユ
ーズ回路の接続点Ａに及ぼす影響を低減できるだ
けでなく、上記クロツク信号φをほとんど遅延な
くMOSトランジスタＴに供給することができる。
これは、クロツク信号φの変化がC1CGなるキ
ヤパシタC1を介してMOSトランジスタＴに供給
されるとともに従来用いられていたインバータに
おける動作の遅れがないためである。
さらに動作速度だけでなく、インバータを必要
としないために、その分の消費電力も削減でき、
また、CMOSのインバータに比らべればキヤパ
シタC1は小さい面積で形成することができるこ
とから素子の高集積化にも寄与できる。
としないために、その分の消費電力も削減でき、
また、CMOSのインバータに比らべればキヤパ
シタC1は小さい面積で形成することができるこ
とから素子の高集積化にも寄与できる。
なお、この場合も第５図に示すようにクロツク
信号φとバイアス電圧VBをヒユーズ回路の逆の
端子に与えても良いことは明らかで、さらに、ヒ
ユーズ回路に与える信号は、クロツク信号とバイ
アス電圧VBとに限らず、適宜主回路の制御状態
に応じたパルス状信号を供給することができる。
信号φとバイアス電圧VBをヒユーズ回路の逆の
端子に与えても良いことは明らかで、さらに、ヒ
ユーズ回路に与える信号は、クロツク信号とバイ
アス電圧VBとに限らず、適宜主回路の制御状態
に応じたパルス状信号を供給することができる。
なお、上記実施例では、キヤパシタC1の容量
をMOSトランジスタＴのゲート容量CG（通常数fF
から数百fF）よりも大きいものとしたが、キヤ
パシタC1の容量は、上記ゲート容量CGよりも小
さくてもある程度の効果は得られる。しかしなが
ら、C1≒CGに設定した場合、半導体装置によつ
ては不充分な場合もある。キヤパシタC1の容量
をMOSトランジスタＴのゲート容量CGの２倍程
度に設定すれば殆んどの仕様の半導体装置におい
て充分な効果が得られ、勿論２倍以上あればさら
に良い。この場合に例えばC1≒３×CGに設定し
たとしても、従来のCMOS構成のインバータが
専有する素子面積に比らべてキヤパシタC1の面
積は小さくて済むものである。
をMOSトランジスタＴのゲート容量CG（通常数fF
から数百fF）よりも大きいものとしたが、キヤ
パシタC1の容量は、上記ゲート容量CGよりも小
さくてもある程度の効果は得られる。しかしなが
ら、C1≒CGに設定した場合、半導体装置によつ
ては不充分な場合もある。キヤパシタC1の容量
をMOSトランジスタＴのゲート容量CGの２倍程
度に設定すれば殆んどの仕様の半導体装置におい
て充分な効果が得られ、勿論２倍以上あればさら
に良い。この場合に例えばC1≒３×CGに設定し
たとしても、従来のCMOS構成のインバータが
専有する素子面積に比らべてキヤパシタC1の面
積は小さくて済むものである。
以上のようにこの発明によれば、半導体ペレツ
ト上で広い占有面積を占めるインバータを使用す
ることなくトランスフアゲートの動作の安定化を
図ることができるため、集積密度および動作速度
の向上と低消費電化を実現できる簡素な構成のプ
ログラム可能スイツチ回路を提供することができ
る。
ト上で広い占有面積を占めるインバータを使用す
ることなくトランスフアゲートの動作の安定化を
図ることができるため、集積密度および動作速度
の向上と低消費電化を実現できる簡素な構成のプ
ログラム可能スイツチ回路を提供することができ
る。
第１図は従来のプログラム可能スイツチ回路を
示す回路図、第２図乃至第５図はそれぞれこの発
明の一実施例を示す回路図である。 Ｆ……ヒユーズ素子、RL……高抵抗素子、C1
……キヤパシタ、Ｔ……MOSトランジスタ。
示す回路図、第２図乃至第５図はそれぞれこの発
明の一実施例を示す回路図である。 Ｆ……ヒユーズ素子、RL……高抵抗素子、C1
……キヤパシタ、Ｔ……MOSトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 第１の電位源と第２の電位源との間に挿入さ
れたヒユーズ素子と負荷素子との直列回路と、上
記負荷素子に並列に接続されたキヤパシタと、上
記ヒユーズ素子と負荷素子との直列接続点にゲー
ト電極が接続されたMOSトランジスタより成る
トランスフアゲート素子とを具備することを特徴
とするプログラム可能スイツチ回路。 ２ 上記負荷素子が、高抵抗素子であることを特
徴とする特許請求の範囲第１項に記載のプログラ
ム可能スイツチ回路。 ３ 上記キヤパシタが、上記MOSトランジスタ
のゲートとドレイン、チヤネルおよびソースとの
間の全静電容量値よりも大きい容量値を有するこ
とを特徴とする特許請求の範囲第１項または第２
項に記載のプログラム可能スイツチ回路。 ４ 上記第１および第２の電位源が、一定電位を
与える電位源であることを特徴とする特許請求の
範囲第１項または第２項または第３項に記載のプ
ログラム可能スイツチ回路。 ５ 上記第１および第２の電位源のうち少なくと
も一方が、パルス状の信号電位を与える電位源で
あることを特徴とする特許請求の範囲第１項また
は第２項または第３項に記載のプログラム可能ス
イツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045455A JPS59171318A (ja) | 1983-03-18 | 1983-03-18 | プログラム可能スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045455A JPS59171318A (ja) | 1983-03-18 | 1983-03-18 | プログラム可能スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59171318A JPS59171318A (ja) | 1984-09-27 |
| JPH0437605B2 true JPH0437605B2 (ja) | 1992-06-19 |
Family
ID=12719819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58045455A Granted JPS59171318A (ja) | 1983-03-18 | 1983-03-18 | プログラム可能スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59171318A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6113400U (ja) * | 1984-06-23 | 1986-01-25 | 三菱電機株式会社 | 半導体プログラム回路 |
| JP2701836B2 (ja) * | 1985-03-14 | 1998-01-21 | オムロン株式会社 | 回路折抗値調整方法 |
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-
1983
- 1983-03-18 JP JP58045455A patent/JPS59171318A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59171318A (ja) | 1984-09-27 |
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