JPH0437671B2 - - Google Patents
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- JPH0437671B2 JPH0437671B2 JP57062052A JP6205282A JPH0437671B2 JP H0437671 B2 JPH0437671 B2 JP H0437671B2 JP 57062052 A JP57062052 A JP 57062052A JP 6205282 A JP6205282 A JP 6205282A JP H0437671 B2 JPH0437671 B2 JP H0437671B2
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- circuit
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
- H02M7/5387—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
- H02M7/53871—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は高調波低減用パルス幅変調波即ち階段
波と同じように高調波成分を低減することが可能
なパルス幅変調波を発生させる回路に関するもの
である。
波と同じように高調波成分を低減することが可能
なパルス幅変調波を発生させる回路に関するもの
である。
直流を交流に変換するインバータの出力を単純
な矩形波とせずに、パルス幅変調し、複数パルス
を配列した出力にすれば、高調波成分を低減する
ことができることは既に知られている。しかし、
インバータのスイツチング素子を制御するための
従来のパルス幅変調波発生回路の構成は複雑であ
り、必然的にコスト高となつた。
な矩形波とせずに、パルス幅変調し、複数パルス
を配列した出力にすれば、高調波成分を低減する
ことができることは既に知られている。しかし、
インバータのスイツチング素子を制御するための
従来のパルス幅変調波発生回路の構成は複雑であ
り、必然的にコスト高となつた。
そこで本発明の目的は、三相ブリツジ型直流−
交流交換装置を高調波を低減するように駆動する
ためのパルス幅変調波を比較的簡単な構成で発生
させることができる回路を提供することにある。
交流交換装置を高調波を低減するように駆動する
ためのパルス幅変調波を比較的簡単な構成で発生
させることができる回路を提供することにある。
上記目的を達成するための本発明は、実施例を
示す図面の符号を参照して説明すると、三相ブリ
ツジ型直流−交流変換装置の第１、第２、第３、
第４、第５及び第６のスイツチング素子を制御す
るための第１、第２、第３、第４、第５及び第６
の制御信号を発生するパルス幅変調波発生回路で
あつて、デユテイ比50％のパルスを所定の周期で
発生する発振回路１０と、前記発振回路１０の出
力を１／Ｍ（但しＭは正の整数）に分周する分周
器１３と、前記分周器１３の出力に結合され且つ
第１、第２、第３、第４、第５及び第６のリング
カウンタ出力端子を有する６段のリングカウンタ
１４と、前記第１及び第２のリングカウンタ出力
端子に接続された第１の排他的ORゲート１６
と、前記第３及び第４のリングカウンタ出力端子
に接続された第２の排他的ORゲート１７と、前
記第５及び第６のリングカウンタ出力端子に接続
された第３の排他的ORゲート１８と、前記発振
回路１０と前記第１の排他的ORゲート１６とに
接続された第１のADNゲート１９と、前記発振
回路１０と前記第２の排他的ORゲート１７とに
接続された第２のANDゲート２０と、前記発振
回路１０と前記第３の排他的ORゲート１８とに
接続された第３のANDゲート２１と、前記第１
のANDゲート１９と前記第２のリングカウンタ
出力端子とに接続された第４の排他的ORゲート
２２と、前記第２のANDゲート２０と前記第４
のリングカウンタ出力端子に接続された第５の排
他的ORゲート２３と、前記第３のANDゲート２
１と前記第６のリングカウンタ出力端子に接続さ
れた第６の排他的ORゲート２４と、前記第４の
排他的ORゲート２２の出力を前記第１の制御信
号として前記第１のスイツチング素子２９に与え
るための手段と、前記第４の排他的ORゲート２
２と前記第２のスイツチング素子３０との間に接
続された前記第４の制御信号を得るための第１の
NOT回路２５と、前記第５の排他的ORゲート２
３の出力を前記第３の制御信号として前記第３の
スイツチング素子３１に与えるための手段と、前
記第５の排他的ORゲート２３と前記第４のスイ
ツチング素子３２との間に接続された前記第４の
制御信号を得るための第２のNOT回路２６と、
前記第６の排他的ORゲート２４の出力を前記第
５の制御信号として前記第５のスイツチング素子
３３に与えるための手段と、前記第６の排他的
ORゲート２４と前記第６のスイツチング素子３
４との間に接続された前記第６の制御信号を得る
ための第３のNOT回路に２７とから成ることを
特徴とするパルス幅変調波発生回路に係わるもの
である。
示す図面の符号を参照して説明すると、三相ブリ
ツジ型直流−交流変換装置の第１、第２、第３、
第４、第５及び第６のスイツチング素子を制御す
るための第１、第２、第３、第４、第５及び第６
の制御信号を発生するパルス幅変調波発生回路で
あつて、デユテイ比50％のパルスを所定の周期で
発生する発振回路１０と、前記発振回路１０の出
力を１／Ｍ（但しＭは正の整数）に分周する分周
器１３と、前記分周器１３の出力に結合され且つ
第１、第２、第３、第４、第５及び第６のリング
カウンタ出力端子を有する６段のリングカウンタ
１４と、前記第１及び第２のリングカウンタ出力
端子に接続された第１の排他的ORゲート１６
と、前記第３及び第４のリングカウンタ出力端子
に接続された第２の排他的ORゲート１７と、前
記第５及び第６のリングカウンタ出力端子に接続
された第３の排他的ORゲート１８と、前記発振
回路１０と前記第１の排他的ORゲート１６とに
接続された第１のADNゲート１９と、前記発振
回路１０と前記第２の排他的ORゲート１７とに
接続された第２のANDゲート２０と、前記発振
回路１０と前記第３の排他的ORゲート１８とに
接続された第３のANDゲート２１と、前記第１
のANDゲート１９と前記第２のリングカウンタ
出力端子とに接続された第４の排他的ORゲート
２２と、前記第２のANDゲート２０と前記第４
のリングカウンタ出力端子に接続された第５の排
他的ORゲート２３と、前記第３のANDゲート２
１と前記第６のリングカウンタ出力端子に接続さ
れた第６の排他的ORゲート２４と、前記第４の
排他的ORゲート２２の出力を前記第１の制御信
号として前記第１のスイツチング素子２９に与え
るための手段と、前記第４の排他的ORゲート２
２と前記第２のスイツチング素子３０との間に接
続された前記第４の制御信号を得るための第１の
NOT回路２５と、前記第５の排他的ORゲート２
３の出力を前記第３の制御信号として前記第３の
スイツチング素子３１に与えるための手段と、前
記第５の排他的ORゲート２３と前記第４のスイ
ツチング素子３２との間に接続された前記第４の
制御信号を得るための第２のNOT回路２６と、
前記第６の排他的ORゲート２４の出力を前記第
５の制御信号として前記第５のスイツチング素子
３３に与えるための手段と、前記第６の排他的
ORゲート２４と前記第６のスイツチング素子３
４との間に接続された前記第６の制御信号を得る
ための第３のNOT回路に２７とから成ることを
特徴とするパルス幅変調波発生回路に係わるもの
である。
上記発明によれば、発振回路１０と、分周器１
３と、リングカウンタ１４と、９個のゲート１６
〜２４と、３つのNOT回路即ち位相反転用イン
バータ２５，２６，２７とから成る比較的簡単な
回路で三相ブリツジ型の直流−交流変換装置（以
下、インバータと呼ぶ）のための第１〜第６の制
御信号を形成することができる。また、分周器１
３の分周比を変えることによつてパルス幅変調波
のパルスの数を容易に変えることができる。
３と、リングカウンタ１４と、９個のゲート１６
〜２４と、３つのNOT回路即ち位相反転用イン
バータ２５，２６，２７とから成る比較的簡単な
回路で三相ブリツジ型の直流−交流変換装置（以
下、インバータと呼ぶ）のための第１〜第６の制
御信号を形成することができる。また、分周器１
３の分周比を変えることによつてパルス幅変調波
のパルスの数を容易に変えることができる。
次に、第１図〜第３図を参照して本願発明の実
施例に係わるインバータ及びパルス幅変調波発生
回路を説明する。
施例に係わるインバータ及びパルス幅変調波発生
回路を説明する。
第１図に於いて、１０はデユテイ比50％のパル
スを第２図Ａで示すように一定の周期で発生する
発振回路であり、発振機１１とこの出力を１／Ｎ
（但しＮは正の整数）に分周する分周器１２とか
ら成る。
スを第２図Ａで示すように一定の周期で発生する
発振回路であり、発振機１１とこの出力を１／Ｎ
（但しＮは正の整数）に分周する分周器１２とか
ら成る。
発振回路１０の出力を入力とする1/M（但し、
この実施例では説明の都合上Ｍ＝２とされてい
る）の分周器１３は、パルス幅変調波のパルス数
を決定するための分周比可変型の分周器であつ
て、第２図Ｂに示すような分周出力を発生する。
尚この分周器１３の分周比１／Ｍの変化によつて変 調波のパルス数が変化するので、これをパルス数
選定回路と呼ぶことも可能である。
この実施例では説明の都合上Ｍ＝２とされてい
る）の分周器１３は、パルス幅変調波のパルス数
を決定するための分周比可変型の分周器であつ
て、第２図Ｂに示すような分周出力を発生する。
尚この分周器１３の分周比１／Ｍの変化によつて変 調波のパルス数が変化するので、これをパルス数
選定回路と呼ぶことも可能である。
分周器１３の出力に結合されたＬ段（この実施
例では説明の都合上６段とされている）のリング
カウンタ１４は分周器１３の出力を入力としてＬ
＝６段の出力端子１，２，３，４，５，６から第
２図Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈに示す出力を送出す
るものである。
例では説明の都合上６段とされている）のリング
カウンタ１４は分周器１３の出力を入力としてＬ
＝６段の出力端子１，２，３，４，５，６から第
２図Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈに示す出力を送出す
るものである。
１５はパルス形成論理回路であり、リングカウ
ンタ１４の１段と２段との出力を入力として第２
図１の出力を発生する第１の排他的ORゲート１
６、３段と４段との出力を入力として第２図Ｊの
出力を発生する第２の排他的ORゲート１７、５
段と６段との出力を入力として第２図Ｋの出力を
発生する第３の排他的ORゲート１８を含む。ま
た、このパルス形成論理回路１５は、第１、第
２、及び第３の排他的ORゲート１６，１７，１
８の出力と発振回路１０の出力とを夫々入力とし
て第２図Ｌ，Ｍ，Ｎの出力を発生する第１、第
２、及び第３のANDゲート１９，２０，２１を
含む。更にこの論理回路１５は、第１、第２、及
び第３のANDゲート１９，２０，２１の出力と
リングカウンタ１４の偶数段である２段、４段、
６段の出力とを夫々入力として第２図Ｏ，Ｐ，Ｑ
の出力を発生する第４、第５及び第６の排他的
ORゲート２２，２３，２４を含む。
ンタ１４の１段と２段との出力を入力として第２
図１の出力を発生する第１の排他的ORゲート１
６、３段と４段との出力を入力として第２図Ｊの
出力を発生する第２の排他的ORゲート１７、５
段と６段との出力を入力として第２図Ｋの出力を
発生する第３の排他的ORゲート１８を含む。ま
た、このパルス形成論理回路１５は、第１、第
２、及び第３の排他的ORゲート１６，１７，１
８の出力と発振回路１０の出力とを夫々入力とし
て第２図Ｌ，Ｍ，Ｎの出力を発生する第１、第
２、及び第３のANDゲート１９，２０，２１を
含む。更にこの論理回路１５は、第１、第２、及
び第３のANDゲート１９，２０，２１の出力と
リングカウンタ１４の偶数段である２段、４段、
６段の出力とを夫々入力として第２図Ｏ，Ｐ，Ｑ
の出力を発生する第４、第５及び第６の排他的
ORゲート２２，２３，２４を含む。
この回路を更に詳しく説明すると、Ｌ段のリン
グカウンタ１４のＬ段の出力端子から順次に１／2L ×2π（この実施例では30°）位相差を有して第２図
Ｃ〜Ｈのパルスが発生する。そして、第２図Ｃ〜
Ｈの６個の矩形波の１個を基準矩形波として、基
準矩形波Ｃとこれよりも１／2L×2π遅れた矩形波Ｄ とが排他的ORゲート１６に入力し、また基準矩
形波Ｃより１／Ｌ×2π遅れた矩形波Ｅとこれより １／2L×2π遅れた矩形波Ｆとが排他的ORゲート１ ７に入力し、また基準矩形波Ｃより２／Ｌ×2π遅れ た矩形波Ｇとこれより１／2L×2π遅れた矩形波Ｈと が排他的ORゲート１８に入力する。これによ
り、第２図Ｉ，Ｊ，Ｋに示す幅１／2L×2πのパルス がリングカウンタ１４の出力の周期の半分の周期
で発生する。排他的ORゲート１６，１７，１８
の出力とパルス発生回路１０の出力とをANDゲ
ート１９，２０，２１に入力させると、第２図
Ｌ，Ｍ，Ｎに示すデユテイ比50％のパルスが形成
される。即ち、第２図Ａのパルスが第２図Ｉ〜Ｋ
で決められた期間のみ通過したパルスが得られ
る。しかる後、各排他的ORゲート２２，２３，
２４に第２図Ｌ，Ｍ，Ｎと第２図Ｄ，Ｆ，Ｈとが
入力することにより、第２図Ｏ，Ｐ，Ｑに示すパ
ルス幅変調波が得られる。即ちこの実施例ではＭ
＝２、Ｌ＝６であるので、１周期（2π）の中の
０〜π/12（０〜15°）、11/12π〜π（165°〜180°）
、
π〜13/12π（180°〜195°）、23/12π〜2π（345°〜
360°）に、π／2L／Ｍ＝π／24の幅を有し且つデユテ
イ 比が50％のパルスを得ることが出来る。また、
π/12〜11/12π（15°〜165°）に於いてπ−π／Ｌ＝ 140°の幅のパルスが得られる。尚第２図Ｏに示す
第１相の変調波を基準にしてπ/3（60°）の位相差
を有して第２相及び第３相の変調波が第２図Ｐ，
Ｑに示すように発生する。また第３図から明らか
なようにＭを変えることにより、パルス数が変化
し、−π／2L〜＋π／2π及びπ−π／2L〜π＋π／2L
の期間 に於いてＭに等しいパルス数を得ることが出来
る。このため、1/M分周器１３をパルス数選定回
路と呼ぶことが可能である。
グカウンタ１４のＬ段の出力端子から順次に１／2L ×2π（この実施例では30°）位相差を有して第２図
Ｃ〜Ｈのパルスが発生する。そして、第２図Ｃ〜
Ｈの６個の矩形波の１個を基準矩形波として、基
準矩形波Ｃとこれよりも１／2L×2π遅れた矩形波Ｄ とが排他的ORゲート１６に入力し、また基準矩
形波Ｃより１／Ｌ×2π遅れた矩形波Ｅとこれより １／2L×2π遅れた矩形波Ｆとが排他的ORゲート１ ７に入力し、また基準矩形波Ｃより２／Ｌ×2π遅れ た矩形波Ｇとこれより１／2L×2π遅れた矩形波Ｈと が排他的ORゲート１８に入力する。これによ
り、第２図Ｉ，Ｊ，Ｋに示す幅１／2L×2πのパルス がリングカウンタ１４の出力の周期の半分の周期
で発生する。排他的ORゲート１６，１７，１８
の出力とパルス発生回路１０の出力とをANDゲ
ート１９，２０，２１に入力させると、第２図
Ｌ，Ｍ，Ｎに示すデユテイ比50％のパルスが形成
される。即ち、第２図Ａのパルスが第２図Ｉ〜Ｋ
で決められた期間のみ通過したパルスが得られ
る。しかる後、各排他的ORゲート２２，２３，
２４に第２図Ｌ，Ｍ，Ｎと第２図Ｄ，Ｆ，Ｈとが
入力することにより、第２図Ｏ，Ｐ，Ｑに示すパ
ルス幅変調波が得られる。即ちこの実施例ではＭ
＝２、Ｌ＝６であるので、１周期（2π）の中の
０〜π/12（０〜15°）、11/12π〜π（165°〜180°）
、
π〜13/12π（180°〜195°）、23/12π〜2π（345°〜
360°）に、π／2L／Ｍ＝π／24の幅を有し且つデユテ
イ 比が50％のパルスを得ることが出来る。また、
π/12〜11/12π（15°〜165°）に於いてπ−π／Ｌ＝ 140°の幅のパルスが得られる。尚第２図Ｏに示す
第１相の変調波を基準にしてπ/3（60°）の位相差
を有して第２相及び第３相の変調波が第２図Ｐ，
Ｑに示すように発生する。また第３図から明らか
なようにＭを変えることにより、パルス数が変化
し、−π／2L〜＋π／2π及びπ−π／2L〜π＋π／2L
の期間 に於いてＭに等しいパルス数を得ることが出来
る。このため、1/M分周器１３をパルス数選定回
路と呼ぶことが可能である。
論理回路１５から得られる第２図Ｏ，Ｐ，Ｑの
変調波はブリツジ型インバータのトランジスタ２
９，３１，３３のベース信号となり、また位相反
転用インバータ２５，２６，２７によつて位相反
転された第２図Ｒ，Ｓ，Ｔの変調波はトランジス
タ３０，３２，３４のベース信号となる。従つて
出力ライン３５，３６，３７の各線間には第２図
Ｕ，Ｖ，Ｗの電圧が得られる。
変調波はブリツジ型インバータのトランジスタ２
９，３１，３３のベース信号となり、また位相反
転用インバータ２５，２６，２７によつて位相反
転された第２図Ｒ，Ｓ，Ｔの変調波はトランジス
タ３０，３２，３４のベース信号となる。従つて
出力ライン３５，３６，３７の各線間には第２図
Ｕ，Ｖ，Ｗの電圧が得られる。
尚、発振器１１の出力周波数ｆとブリツジ型イ
ンバータの出力周波数fOUTとの間には、fOUT＝ｆ
×１／Ｎ×１／Ｍ×１／2Lの関係が成立する。このため
、 1/Nの分周器１２の分周比を調整することによつ
て、Ｍ及びＬを変えても出力周波数fOUTを一定に
保つことが可能になる。
ンバータの出力周波数fOUTとの間には、fOUT＝ｆ
×１／Ｎ×１／Ｍ×１／2Lの関係が成立する。このため
、 1/Nの分周器１２の分周比を調整することによつ
て、Ｍ及びＬを変えても出力周波数fOUTを一定に
保つことが可能になる。
上述から明らかなように本実施例によれば、極
めて簡単な回路構成で階段波と同等な効果のある
高調波低減用パルス幅変調波を得ることが可能に
なる。また分周器１３及びリングカウンタ１４を
可変構成することにより種々のパルス幅変調波を
容易に形成することが可能になる。
めて簡単な回路構成で階段波と同等な効果のある
高調波低減用パルス幅変調波を得ることが可能に
なる。また分周器１３及びリングカウンタ１４を
可変構成することにより種々のパルス幅変調波を
容易に形成することが可能になる。
以上、本発明の実施例について述べたが、本発
明はこれに限定されるものでなく、更に変形可能
なものである。例えば、論理回路１５を構成する
ゲートを第１図と等価な働きをする他の種々のゲ
ートを使用して構成してもよい。また、電圧制御
を行うために、第２図Ｏ〜Ｔに示す変調波を断続
させた信号を形成し、これをトランジスタ２９〜
３４のベースに供給してもよい。また、直流電源
２８から断続させた電圧をインバータに供給して
もよい。即ち、特開昭56−150973号公報に開示さ
れている方式にも適用可能である。
明はこれに限定されるものでなく、更に変形可能
なものである。例えば、論理回路１５を構成する
ゲートを第１図と等価な働きをする他の種々のゲ
ートを使用して構成してもよい。また、電圧制御
を行うために、第２図Ｏ〜Ｔに示す変調波を断続
させた信号を形成し、これをトランジスタ２９〜
３４のベースに供給してもよい。また、直流電源
２８から断続させた電圧をインバータに供給して
もよい。即ち、特開昭56−150973号公報に開示さ
れている方式にも適用可能である。
第１図は本発明の実施例に係わるインバータ装
置を示すブロツク図、第２図は第１図のＡ〜Ｗ点
の状態を示す波形図、第３図は第１図の回路でＭ
を変化させた場合のパルス幅変調波の変化を示す
波形図である。 尚図面に用いられている符号に於いて、１０は
発振回路、１３は分周器、１４はリングカウン
タ、１５は論理回路である。
置を示すブロツク図、第２図は第１図のＡ〜Ｗ点
の状態を示す波形図、第３図は第１図の回路でＭ
を変化させた場合のパルス幅変調波の変化を示す
波形図である。 尚図面に用いられている符号に於いて、１０は
発振回路、１３は分周器、１４はリングカウン
タ、１５は論理回路である。
Claims (1)
- 【特許請求の範囲】 １ 三相ブリツジ型直流−交流変換装置の第１、
第２、第３、第４、第５及び第６のスイツチング
素子を制御するための第１、第２、第３、第４、
第５及び第６の制御信号を発生するパルス幅変調
波発生回路であつて、 デユテイ比50％のパルスを所定の周期で発生す
る発振回路１０と、 前記発振回路１０の出力を１／Ｍ（但しＭは正
の整数）に分周する分周器１３と、 前記分周器１３の出力に結合され且つ第１、第
２、第３、第４、第５及び第６のリングカウンタ
出力端子を有する６段のリングカウンタ１４と、 前記第１及び第２のリングカウンタ出力端子に
接続された第１の排他的ORゲート１６と、 前記第３及び第４のリングカウンタ出力端子に
接続された第２の排他的ORゲート１７と、 前記第５及び第６のリングカウンタ出力端子に
接続された第３の排他的ORゲート１８と、 前記発振回路１０と前記第１の排他的ORゲー
ト１６とに接続された第１のANDゲート１９と、 前記発振回路１０と前記第２の排他的ORゲー
ト１７とに接続された第２のANDゲート２０と、 前記発振回路１０と前記第３の排他的ORゲー
ト１８とに接続された第３のANDゲート２１と、 前記第１のANDゲート１９と前記第２のリン
グカウンタ出力端子とに接続された第４の排他的
ORゲート２２と、 前記第２のANDゲート２０と前記第４のリン
グカウンタ出力端子に接続された第５の排他的
ORゲート２３と、 前記第３のANDゲート２１と前記第６のリン
グカウンタ出力端子に接続された第６の排他的
ORゲート２４と、 前記第４の排他的ORゲート２２の出力を前記
第１の制御信号として前記第１のスイツチング素
子２９に与えるための手段と、 前記第４の排他的ORゲート２２と前記第２の
スイツチング素子３０との間に接続された前記第
４の制御信号を得るための第１のNOT回路２５
と、 前記第５の排他的ORゲート２３の出力を前記
第３の制御信号として前記第３のスイツチング素
子３１に与えるための手段と、 前記第５の排他的ORゲート２３と前記第４の
スイツチング素子３２との間に接続された前記第
４の制御信号を得るための第２のNOT回路２６
と、 前記第６の排他的ORゲート２４の出力を前記
第５の制御信号として前記第５のスイツチング素
子３３に与えるための手段と、 前記第６の排他的ORゲート２４と前記第６の
スイツチング素子３４との間に接続された前記第
６の制御信号を得るための第３のNOT回路２７
と から成ることを特徴とするパルス幅変調波発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57062052A JPS58179174A (ja) | 1982-04-14 | 1982-04-14 | パルス幅変調波発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57062052A JPS58179174A (ja) | 1982-04-14 | 1982-04-14 | パルス幅変調波発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58179174A JPS58179174A (ja) | 1983-10-20 |
| JPH0437671B2 true JPH0437671B2 (ja) | 1992-06-22 |
Family
ID=13188988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57062052A Granted JPS58179174A (ja) | 1982-04-14 | 1982-04-14 | パルス幅変調波発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58179174A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52107537A (en) * | 1976-03-03 | 1977-09-09 | Mitsubishi Electric Corp | Control system for invertor |
-
1982
- 1982-04-14 JP JP57062052A patent/JPS58179174A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58179174A (ja) | 1983-10-20 |
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