JPH0438016B2 - - Google Patents
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- JPH0438016B2 JPH0438016B2 JP23257784A JP23257784A JPH0438016B2 JP H0438016 B2 JPH0438016 B2 JP H0438016B2 JP 23257784 A JP23257784 A JP 23257784A JP 23257784 A JP23257784 A JP 23257784A JP H0438016 B2 JPH0438016 B2 JP H0438016B2
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- JP
- Japan
- Prior art keywords
- flop
- flip
- signal
- synchronization
- synchronous
- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は同期化回路、さらに詳しく言えば、同
期クロツクに同期して制御シーケンスを進行させ
る制御回路に、該同期クロツクと非同期の信号を
該同期クロツクに同期化して取込むための同期化
回路に関する。
期クロツクに同期して制御シーケンスを進行させ
る制御回路に、該同期クロツクと非同期の信号を
該同期クロツクに同期化して取込むための同期化
回路に関する。
デイジタル制御装置は通常同期クロツクを持
ち、当該装置内では該同期クロツクに同期して制
御シーケンスを進行させる方法をとるが、パス・
インタフエース部や外部インタフエース部では、
非同期信号を取扱う場合が多く、インタフエース
部で非同期信号を同期化して当該デイジタル制御
装置内に取込み、これを当該装置内のシーケンス
制御回路に使用する。
ち、当該装置内では該同期クロツクに同期して制
御シーケンスを進行させる方法をとるが、パス・
インタフエース部や外部インタフエース部では、
非同期信号を取扱う場合が多く、インタフエース
部で非同期信号を同期化して当該デイジタル制御
装置内に取込み、これを当該装置内のシーケンス
制御回路に使用する。
第４図は、同期クロツク内蔵のデイジタル制御
装置にバスと外部からの信号路を接続した構成を
示す。図において、DCは同期クロツクを内蔵し、
一定の機能を有するデイジタル制御装置、Ｂはバ
ス、OLは外部信号路である。バスＢおよび外部
信号路OLからはデイジタル制御装置DC内蔵の同
期クロツクとは同期していない非同期信号を受け
る。従つてこの非同期信号を該同期クロツクに同
期化するために、バスＢおよび外部信号路OLよ
りの入口に同期化回路が必要となる。
装置にバスと外部からの信号路を接続した構成を
示す。図において、DCは同期クロツクを内蔵し、
一定の機能を有するデイジタル制御装置、Ｂはバ
ス、OLは外部信号路である。バスＢおよび外部
信号路OLからはデイジタル制御装置DC内蔵の同
期クロツクとは同期していない非同期信号を受け
る。従つてこの非同期信号を該同期クロツクに同
期化するために、バスＢおよび外部信号路OLよ
りの入口に同期化回路が必要となる。
第５図は、従来技術による同期化回路の一例の
ブロツク図、第６図はその動作シーケンスのタイ
ミングを示す。
ブロツク図、第６図はその動作シーケンスのタイ
ミングを示す。
すなわち、バスＢからの非同期信号はレシーバ
R1で受信され、その出力信号Ｓ１（非同期の外
部よりの入力信号）を同期用フリツプフロツプ
F1に入力させる。フリツプフロツプF1はＤ形
（遅延形）フリツプフロツプとして構成され、Ｄ
入力端子に信号Ｓ１が、Ｔ入力端子に同期クロツ
ク発生器CGから同期クロツクＣが入力している。
R1で受信され、その出力信号Ｓ１（非同期の外
部よりの入力信号）を同期用フリツプフロツプ
F1に入力させる。フリツプフロツプF1はＤ形
（遅延形）フリツプフロツプとして構成され、Ｄ
入力端子に信号Ｓ１が、Ｔ入力端子に同期クロツ
ク発生器CGから同期クロツクＣが入力している。
第５図の同期化回路は、正常な状態において
は、第６図に示す動作シーケンスのタイミングで
動作する。
は、第６図に示す動作シーケンスのタイミングで
動作する。
例えば、第６図に示すように、同期クロツクＣ
のt1とt2とのタイミングの間で信号Ｓ１が受信
（“０”から“１”へ変化）されると、同期クロツ
クＣのタイミングt2の立下がりでフリツプフロツ
プF1にセツトされ、これにより同期クロツクＣ
に同期して、フリツプフロツプF1の出力端子Ｑ
からの出力信号Ｓ２が得られる。
のt1とt2とのタイミングの間で信号Ｓ１が受信
（“０”から“１”へ変化）されると、同期クロツ
クＣのタイミングt2の立下がりでフリツプフロツ
プF1にセツトされ、これにより同期クロツクＣ
に同期して、フリツプフロツプF1の出力端子Ｑ
からの出力信号Ｓ２が得られる。
信号Ｓ２は同期信号なので、デイジタル制御装
置（DC、第４図参照）内部の制御信号Ｓ５等と
共に組合せ回路CBCにおいて必要な制御信号Ｓ
３，Ｓ４等を生成し、次段のフリツプフロツプ
F2，F3等を制御することができる。信号Ｓ３，
Ｓ４は同期クロツクＣの次のタイミングt3までに
は安定した信号になる。
置（DC、第４図参照）内部の制御信号Ｓ５等と
共に組合せ回路CBCにおいて必要な制御信号Ｓ
３，Ｓ４等を生成し、次段のフリツプフロツプ
F2，F3等を制御することができる。信号Ｓ３，
Ｓ４は同期クロツクＣの次のタイミングt3までに
は安定した信号になる。
第７図は非同期の外部信号の到来のタイミング
と同期クロツクの、障害発生原因となり得るタイ
ミングの関係を示す図である。図において、Ｃは
同期クロツクＣの、Ｓ１は外部信号のそれぞれの
波形を示し、また、Ｓ２は同期フリツプフロツプ
F1のＱ出力Ｓ２の波形を示すものである。
と同期クロツクの、障害発生原因となり得るタイ
ミングの関係を示す図である。図において、Ｃは
同期クロツクＣの、Ｓ１は外部信号のそれぞれの
波形を示し、また、Ｓ２は同期フリツプフロツプ
F1のＱ出力Ｓ２の波形を示すものである。
外部信号Ｓ１が第７図に示すように同期フリツ
プフロツプF1のセツトアツプに必要な時間（tSU）
を満たせない範囲のタイミングで変化した場合、
同期フリツプフロツプF1のＱ出力の信号Ｓ２は
，，あるいはに示す波形となる。
プフロツプF1のセツトアツプに必要な時間（tSU）
を満たせない範囲のタイミングで変化した場合、
同期フリツプフロツプF1のＱ出力の信号Ｓ２は
，，あるいはに示す波形となる。
はフリツプフロツプF1がタイミングt1におい
てやつと反転した場合、は上記タイミングt1で
反転できず、t2のタイミングで反転した場合、
はタイミングt1とt2との中間の不規則なタイミン
グで反転した場合、はタイミングt1で不完全に
反転し、次のタイミングt2以前に再度反転した場
合のそれぞれのＱ出力の信号Ｓ２の波形を示すも
のである。いづれも正常な動作とは言えないが、
，は同期クロツクＣと同期しているため、組
合せ制御回路CBCを正常に動作させることがで
きる。あるいはの発生の確率は非常に少いが
同期信号にならないため、組合せ制御回路CBC
等の後段の動作の正常性を保証できず、たまに発
生する間欠障害の要因となる。
てやつと反転した場合、は上記タイミングt1で
反転できず、t2のタイミングで反転した場合、
はタイミングt1とt2との中間の不規則なタイミン
グで反転した場合、はタイミングt1で不完全に
反転し、次のタイミングt2以前に再度反転した場
合のそれぞれのＱ出力の信号Ｓ２の波形を示すも
のである。いづれも正常な動作とは言えないが、
，は同期クロツクＣと同期しているため、組
合せ制御回路CBCを正常に動作させることがで
きる。あるいはの発生の確率は非常に少いが
同期信号にならないため、組合せ制御回路CBC
等の後段の動作の正常性を保証できず、たまに発
生する間欠障害の要因となる。
上記の欠点を防止するため、第８図に示すよう
に同期フリツプフロツプF11，F1を直列に２段設
置し、第７図の出力信号Ｓ２において第１段のフ
リツプフロツプF11が、あるいはの波形を送
出するような異常動作をしても、第２段のフリツ
プフロツプF1において同期化させる手段が知ら
れている。第９図は第８図に示す従来回路におけ
る各信号のタイミング関係を示す図である。第８
図においてその記号は第５図と対応するものを示
し、なおF11はフリツプフロツプF1と同様のフリ
ツプフロツプ、Ｓ１１はフリツプフロツプF11の
Ｑ出力の信号を示す。
に同期フリツプフロツプF11，F1を直列に２段設
置し、第７図の出力信号Ｓ２において第１段のフ
リツプフロツプF11が、あるいはの波形を送
出するような異常動作をしても、第２段のフリツ
プフロツプF1において同期化させる手段が知ら
れている。第９図は第８図に示す従来回路におけ
る各信号のタイミング関係を示す図である。第８
図においてその記号は第５図と対応するものを示
し、なおF11はフリツプフロツプF1と同様のフリ
ツプフロツプ、Ｓ１１はフリツプフロツプF11の
Ｑ出力の信号を示す。
第８図において、第９図に示すタイミングで非
同期の外部信号Ｓ１が到来すると、同期クロツク
Ｃのt2のタイミングにおいて同期フリツプフロツ
プF11が反転し、信号Ｓ１１を生じ、さらに同期
クロツクＣの次のタイミングt3において同期フリ
ツプフロツプF1のＱ出力から信号Ｓ２を生ずる。
この信号Ｓ２は同期信号として後段の回路に与え
られる。
同期の外部信号Ｓ１が到来すると、同期クロツク
Ｃのt2のタイミングにおいて同期フリツプフロツ
プF11が反転し、信号Ｓ１１を生じ、さらに同期
クロツクＣの次のタイミングt3において同期フリ
ツプフロツプF1のＱ出力から信号Ｓ２を生ずる。
この信号Ｓ２は同期信号として後段の回路に与え
られる。
ここで信号Ｓ１が、第７図のタイミング関係図
に示すように、フリツプフロツプF11のセツトア
ツプに必要な時間を満たせない範囲のタイミング
で変化した場合、同期フリツプフロツプF11のＱ
出力の信号Ｓ１１は、第７図のＳ２の，，
あるいはに示す波形の信号となる。このうち障
害の原因となる，の波形でも、次段の同期フ
リツプフロツプF1において正常な同期信号Ｓ２
（第９図のＳ２）に変換され、従つて次段回路は
正常に動作する。
に示すように、フリツプフロツプF11のセツトア
ツプに必要な時間を満たせない範囲のタイミング
で変化した場合、同期フリツプフロツプF11のＱ
出力の信号Ｓ１１は、第７図のＳ２の，，
あるいはに示す波形の信号となる。このうち障
害の原因となる，の波形でも、次段の同期フ
リツプフロツプF1において正常な同期信号Ｓ２
（第９図のＳ２）に変換され、従つて次段回路は
正常に動作する。
このようにして、外部信号Ｓ１のタイミングの
変動により発生のおそれのある障害は防止できる
が、非同期の外部信号Ｓ１を同期するために同期
クロツクを２回必要とするので同期化の遅れ時間
が無視できなくなる。第９図においてtdは同期化
の遅れ時間を示すもので、最少の場合でも同期ク
ロツクＣの１周期分、また最大の場合は２周期分
となる。
変動により発生のおそれのある障害は防止できる
が、非同期の外部信号Ｓ１を同期するために同期
クロツクを２回必要とするので同期化の遅れ時間
が無視できなくなる。第９図においてtdは同期化
の遅れ時間を示すもので、最少の場合でも同期ク
ロツクＣの１周期分、また最大の場合は２周期分
となる。
このように、従来の技術は、非同期の外部信号
の同期化を確実に行なおうとすれば、同期化の際
の遅れ時間が長くなるという欠点があつた。
の同期化を確実に行なおうとすれば、同期化の際
の遅れ時間が長くなるという欠点があつた。
本発明は、従来技術の上記の欠点を除去し、非
同期の外部信号の同期化を確実に行なうとともに
同期化の際の遅れ時間を最少にした同期化回路を
提供することを目的とするものである。
同期の外部信号の同期化を確実に行なうとともに
同期化の際の遅れ時間を最少にした同期化回路を
提供することを目的とするものである。
本発明による同期化回路は、外部からの非同期
信号を同期クロツクに同期化して内部のシーケン
ス制御に用いる同期式制御回路において、同期用
のフリツプフロツプを設け、該同期用フリツプフ
ロツプの前段に２つのトランスペアレントタイプ
のラツチをパラレルにおき、外部からの１つの非
同期信号を該２つのラツチの両方に同時に入力さ
せ、該２つのラツチに該外部よりの非同期信号を
上記同期クロツクのパルスの前縁でラツチし、該
２つのラツチの出力をオア回路に入力しそのオア
出力を上記同期用フリツプフロツプに入力させ、
上記同期クロツクのパルスの後縁で該同期用フリ
ツプフロツプの動作タイミングを与えるよう構成
される。
信号を同期クロツクに同期化して内部のシーケン
ス制御に用いる同期式制御回路において、同期用
のフリツプフロツプを設け、該同期用フリツプフ
ロツプの前段に２つのトランスペアレントタイプ
のラツチをパラレルにおき、外部からの１つの非
同期信号を該２つのラツチの両方に同時に入力さ
せ、該２つのラツチに該外部よりの非同期信号を
上記同期クロツクのパルスの前縁でラツチし、該
２つのラツチの出力をオア回路に入力しそのオア
出力を上記同期用フリツプフロツプに入力させ、
上記同期クロツクのパルスの後縁で該同期用フリ
ツプフロツプの動作タイミングを与えるよう構成
される。
そして上記同期クロツクはそのパルス幅が、上
記同期用フリツプフロツプのセツトアツプ・タイ
ム、上記オア回路の遅れ時間および上記ラツチの
ホールドタイムの合計時間より少し大きな時間に
設定され、上記同期用フリツプフロツプの同期の
タイミングより同期クロツクのパルス幅分以前の
タイミングにて上記同期クロツクにより上記外部
からの非同期信号を該２つのラツチにラツチし、
その出力のオアを該同期用フリツプフロツプに入
力させ、該同期クロツクにより該同期フリツプフ
ロツプより同期信号を得るものである。
記同期用フリツプフロツプのセツトアツプ・タイ
ム、上記オア回路の遅れ時間および上記ラツチの
ホールドタイムの合計時間より少し大きな時間に
設定され、上記同期用フリツプフロツプの同期の
タイミングより同期クロツクのパルス幅分以前の
タイミングにて上記同期クロツクにより上記外部
からの非同期信号を該２つのラツチにラツチし、
その出力のオアを該同期用フリツプフロツプに入
力させ、該同期クロツクにより該同期フリツプフ
ロツプより同期信号を得るものである。
なお、本発明の一つの実施例に従えば、同期ク
ロツクのパルスの前縁で上記２つのラツチに外部
よりの非同期信号をラツチし、該パルスの後縁で
同期フリツプフロツプの動作タイミングを与え
る。
ロツクのパルスの前縁で上記２つのラツチに外部
よりの非同期信号をラツチし、該パルスの後縁で
同期フリツプフロツプの動作タイミングを与え
る。
以下本発明の実施例を図面について説明する。
第１図は本発明の一実施例のブロツク図であ
る。図において、Ｂはバス、R1はバスからの非
同期の外部信号を受け取るレシーバ、Ｓ１はその
出力信号、L1，L2はトランスペアレント・タイ
プのラツチ、Ｓ２１，Ｓ２２はそれぞれの出力信
号、ORは信号Ｓ２１，Ｓ２２を入力し、オア出
力の信号Ｓ２３を生成し、同期フリツプフロツプ
F1に入力させるオア回路、Ｃは同期クロツクで
フリツプフロツプF1およびラツチL1，L2のそれ
ぞれのクロツク入力端に接続される。またレシー
バR1の出力信号（非同信号）Ｓ１はラツチL1，
L2の両方に入力する。
る。図において、Ｂはバス、R1はバスからの非
同期の外部信号を受け取るレシーバ、Ｓ１はその
出力信号、L1，L2はトランスペアレント・タイ
プのラツチ、Ｓ２１，Ｓ２２はそれぞれの出力信
号、ORは信号Ｓ２１，Ｓ２２を入力し、オア出
力の信号Ｓ２３を生成し、同期フリツプフロツプ
F1に入力させるオア回路、Ｃは同期クロツクで
フリツプフロツプF1およびラツチL1，L2のそれ
ぞれのクロツク入力端に接続される。またレシー
バR1の出力信号（非同信号）Ｓ１はラツチL1，
L2の両方に入力する。
第３図ａに第１図のトランスペアレントタイプ
のラツチL1の接続構成を同図ｂにその動作タイ
ミングを示す。なおラツチL2も同様な構成を有
し、同様に動作する。
のラツチL1の接続構成を同図ｂにその動作タイ
ミングを示す。なおラツチL2も同様な構成を有
し、同様に動作する。
第３図ａにおいて、L1はラツチ、FFはＤ形フ
リツプフロツプで、同期クロツクＣの前縁（パル
スの立上り）に応動して反転するもの、ANDは
アンドゲート、OR1はオアゲート、Ｓ１，Ｓ２
１，Ｃは第１図のものに対応する。
リツプフロツプで、同期クロツクＣの前縁（パル
スの立上り）に応動して反転するもの、ANDは
アンドゲート、OR1はオアゲート、Ｓ１，Ｓ２
１，Ｃは第１図のものに対応する。
第３図ｂは同図ａのラツチの動作タイミング図
である。
である。
いま、入力信号Ｓ１が“０”であればクロツク
Ｃによつて、フリツプフロツプはリセツト状態
（Ｑ出力が“０”、出力が“１”）にある。アン
ドゲートANDは一方の入力（出力）が“１”
であり、導通状態にあるが、信号Ｓ１は“０”で
あるのでその出力は“０”である。一方フリツプ
フロツプFFのＱ出力は“０”であるのでオアゲ
ートOR1の２入力はともに“０”であり、その出
力信号Ｓ２１も入力信号Ｓ１と同様に“０”であ
る。
Ｃによつて、フリツプフロツプはリセツト状態
（Ｑ出力が“０”、出力が“１”）にある。アン
ドゲートANDは一方の入力（出力）が“１”
であり、導通状態にあるが、信号Ｓ１は“０”で
あるのでその出力は“０”である。一方フリツプ
フロツプFFのＱ出力は“０”であるのでオアゲ
ートOR1の２入力はともに“０”であり、その出
力信号Ｓ２１も入力信号Ｓ１と同様に“０”であ
る。
いま、時点tAにおいて入力信号Ｓ１が“０”か
ら“１”に変化するとその“１”はアンドゲート
ANDおよびオアゲートOR1を経て出力し、その
出力信号Ｓ２１は入力信号Ｓ１と同様“１”とな
る。
ら“１”に変化するとその“１”はアンドゲート
ANDおよびオアゲートOR1を経て出力し、その
出力信号Ｓ２１は入力信号Ｓ１と同様“１”とな
る。
同期クロツクＣのタイミングt2の前縁（立上
り）で、フリツプフロツプFFは反転し、Ｑ出力
が“１”、出力が“０”の状態に保持される。
Ｑ出力が“０”となつてアンド・ゲートANDが
非導通となり、その出力は“０”となるがＱ出力
“１”がオアゲートOR1を経て出力し、出力信号
Ｓ２１は信号Ｓ１の如何に拘らず“１”にラツチ
される。
り）で、フリツプフロツプFFは反転し、Ｑ出力
が“１”、出力が“０”の状態に保持される。
Ｑ出力が“０”となつてアンド・ゲートANDが
非導通となり、その出力は“０”となるがＱ出力
“１”がオアゲートOR1を経て出力し、出力信号
Ｓ２１は信号Ｓ１の如何に拘らず“１”にラツチ
される。
時点tBにおいて入力信号Ｓ１が“１”から
“０”に変化し入力信号Ｓ１がなくなつたとする。
同期クロツクＣのタイミングt4の前縁（立上り）
でフリツプフロツプFFは反転し、Ｑ出力が
“０”、出力が“１”となる。このとき、アン
ド・ゲートANDが非導通となり、また出力が
“０”となるので出力信号Ｓ２１は入力信号Ｓ１
と同様の“０”となる。
“０”に変化し入力信号Ｓ１がなくなつたとする。
同期クロツクＣのタイミングt4の前縁（立上り）
でフリツプフロツプFFは反転し、Ｑ出力が
“０”、出力が“１”となる。このとき、アン
ド・ゲートANDが非導通となり、また出力が
“０”となるので出力信号Ｓ２１は入力信号Ｓ１
と同様の“０”となる。
さて、第２図は第１図の本発明による同期化回
路の動作タイミングを示す図である。図におい
て、Ｃは同期クロツクＣのタイミングを、Ｓ１，
Ｓ２１，Ｓ２２，Ｓ２３，Ｓ２は各同名の記号の
信号のタイミングを示し、thはラツチL1，L2のホ
ールドタイムtpdはオア回路ORの遅延時間、tsuは
フリツプフロツプF1のセツトアツプタイムをそ
れぞれ示す。なおtwは同期クロツクＣのクロツク
幅であり、上記のセツトアツプタイムtsu、遅延
時間tpdおよびホールドタイムthの合計時間より少
し大きく設定してある。同期フリツプフロツプ
F1のセツトのタイミングは同期クロツクＣのパ
ルスの後縁（立下り）のタイミングであり、ラツ
チL1，L2のラツチのタイミングは前記のように
同期クロツクＣのパルスの前縁（立上り）のタイ
ミングである。
路の動作タイミングを示す図である。図におい
て、Ｃは同期クロツクＣのタイミングを、Ｓ１，
Ｓ２１，Ｓ２２，Ｓ２３，Ｓ２は各同名の記号の
信号のタイミングを示し、thはラツチL1，L2のホ
ールドタイムtpdはオア回路ORの遅延時間、tsuは
フリツプフロツプF1のセツトアツプタイムをそ
れぞれ示す。なおtwは同期クロツクＣのクロツク
幅であり、上記のセツトアツプタイムtsu、遅延
時間tpdおよびホールドタイムthの合計時間より少
し大きく設定してある。同期フリツプフロツプ
F1のセツトのタイミングは同期クロツクＣのパ
ルスの後縁（立下り）のタイミングであり、ラツ
チL1，L2のラツチのタイミングは前記のように
同期クロツクＣのパルスの前縁（立上り）のタイ
ミングである。
第１図の本発明による同期化回路において、バ
スＢよりの信号はレシーバR1に受信され、第２
図に示すように、タイミングtAにおいて、非同期
の外部信号Ｓ１（“０”より“１”に転ずる）と
してラツチL1，L2に入力する。ラツチL1，L2は
トランスペアレントタイプのラツチであるので、
ホールドタイムth後に、その出力信号Ｓ２１およ
びＳ２２は信号Ｓ１に追随して変化する。同様に
信号Ｓ２３も、オア回路ORの遅延時間tpdだけ遅
れて同様に変化する。同期クロツクＣのタイミン
グt2のパルスの前縁（立上り）でラツチL1，L2は
信号Ｓ１をラツチし、少くとも次のタイミングt3
のパルスの前縁（立上り）までは、信号Ｓ１に変
化があつても、それには応答しない。この結果、
同期クロツクＣのタイミングt2のパルスの後縁
（立下り）で同期フリツプフロツプF1は安定した
信号Ｓ２３をセツトし、同期クロツクＣに完全に
同期した信号Ｓ２を作成することができる。
スＢよりの信号はレシーバR1に受信され、第２
図に示すように、タイミングtAにおいて、非同期
の外部信号Ｓ１（“０”より“１”に転ずる）と
してラツチL1，L2に入力する。ラツチL1，L2は
トランスペアレントタイプのラツチであるので、
ホールドタイムth後に、その出力信号Ｓ２１およ
びＳ２２は信号Ｓ１に追随して変化する。同様に
信号Ｓ２３も、オア回路ORの遅延時間tpdだけ遅
れて同様に変化する。同期クロツクＣのタイミン
グt2のパルスの前縁（立上り）でラツチL1，L2は
信号Ｓ１をラツチし、少くとも次のタイミングt3
のパルスの前縁（立上り）までは、信号Ｓ１に変
化があつても、それには応答しない。この結果、
同期クロツクＣのタイミングt2のパルスの後縁
（立下り）で同期フリツプフロツプF1は安定した
信号Ｓ２３をセツトし、同期クロツクＣに完全に
同期した信号Ｓ２を作成することができる。
トランスペアレントタイプのラツチL1，L2を
パラレルに設けたため、同期フリツプフロツプ
F1への入力信号Ｓ２３を確実な安定した信号と
することができる。すなわち、第３図ｂに示す同
期クロツクＣの例えばタイミングt2の立上がりエ
ツジに先行するセツトアツプタイムtsuの範囲で
信号Ｓ１が変化しても、パラレルに設けたラツチ
L1，L2の出力がオア回路ORを介して同期フリツ
プフロツプF1への入力信号Ｓ２３が形成されて
いるため、ラツチL1，L2の何れか一方が正常に
応答すれば入力信号Ｓ２３の正常性は保証され
る。また、一方のラツチが応答せず、かつ他方の
ラツチが不安定な動作をして例えば第７図の，
のような出力信号を出した場合でも、この不安
定な動作をしたラツチの出力信号は同期フリツプ
フロツプF1の入力信号Ｓ２３であり、組合せ回
路CBCには直接入力されないので、この同期フ
リツプフロツプF1が次の同期クロツクによつて
動作することにより第５図に示す従来回路のよう
な誤動作は生じない。なお、同期フリツプフロツ
プF1が同時に誤動作することも理論上は考えら
れるが、ラツチと同期フリツプフロツプF1とが
同時に誤動作する可能性は実際には極めて少ない
ので、実用上は問題とならない。
パラレルに設けたため、同期フリツプフロツプ
F1への入力信号Ｓ２３を確実な安定した信号と
することができる。すなわち、第３図ｂに示す同
期クロツクＣの例えばタイミングt2の立上がりエ
ツジに先行するセツトアツプタイムtsuの範囲で
信号Ｓ１が変化しても、パラレルに設けたラツチ
L1，L2の出力がオア回路ORを介して同期フリツ
プフロツプF1への入力信号Ｓ２３が形成されて
いるため、ラツチL1，L2の何れか一方が正常に
応答すれば入力信号Ｓ２３の正常性は保証され
る。また、一方のラツチが応答せず、かつ他方の
ラツチが不安定な動作をして例えば第７図の，
のような出力信号を出した場合でも、この不安
定な動作をしたラツチの出力信号は同期フリツプ
フロツプF1の入力信号Ｓ２３であり、組合せ回
路CBCには直接入力されないので、この同期フ
リツプフロツプF1が次の同期クロツクによつて
動作することにより第５図に示す従来回路のよう
な誤動作は生じない。なお、同期フリツプフロツ
プF1が同時に誤動作することも理論上は考えら
れるが、ラツチと同期フリツプフロツプF1とが
同時に誤動作する可能性は実際には極めて少ない
ので、実用上は問題とならない。
本発明は上記のように構成されているので、本
発明により非同期信号の同期化が一層確実とな
り、しかも同期化の際の遅れ時間を最小に（最大
同期クロツクの一周期）におさえることが可能な
効果がある。同期化の際の遅れ時間を最小におさ
えることができるため、高速化が進む同期化回路
には有効である。
発明により非同期信号の同期化が一層確実とな
り、しかも同期化の際の遅れ時間を最小に（最大
同期クロツクの一周期）におさえることが可能な
効果がある。同期化の際の遅れ時間を最小におさ
えることができるため、高速化が進む同期化回路
には有効である。
本発明の構成によつて回路素子の多少の増加は
免れないが、回路の集積化が急速に進んでいる現
在では、この程度の回路素子増加は問題となら
ず、動作の確実性の向上および同期化の際の遅れ
時間の短縮の効果の方が重要で、今後、確実にし
て高速の動作の要求されるこの種の同期化回路に
好適である。
免れないが、回路の集積化が急速に進んでいる現
在では、この程度の回路素子増加は問題となら
ず、動作の確実性の向上および同期化の際の遅れ
時間の短縮の効果の方が重要で、今後、確実にし
て高速の動作の要求されるこの種の同期化回路に
好適である。
第１図は本発明の一実施例のブロツク図、第２
図は第１図の実施例の動作タイミング図、第３図
ａは第１図の実施例中のトランスペアレントラツ
チの構成の一例のブロツク図、同図ｂは同図ａの
動作タイミング図、第４図は同期クロツク内蔵の
デイジタル制御装置に非同期の外部信号を接続し
た一般の接続構成を示す図、第５図は従来技術に
よる同期化回路の一例のブロツク図、第６図は第
５図の同期化回路の正常動作タイミング図、第７
図は第５図の同期化回路の異常動作タイミング
図、第８図は従来技術による改良された同期化回
路のブロツク図、第９図は第８図の同期化回路の
動作タイミング図である。 Ｂ…バス、R1…レシーバ、L1，L2…トランス
ペアレント形ラツチ、OR…オア回路、F1…同期
フリツプフロツプ、Ｃ…同期クロツク、Ｓ１…非
同期の外部よりの入力信号、Ｓ２…同期した出力
信号、FF…フリツプフロツプ。
図は第１図の実施例の動作タイミング図、第３図
ａは第１図の実施例中のトランスペアレントラツ
チの構成の一例のブロツク図、同図ｂは同図ａの
動作タイミング図、第４図は同期クロツク内蔵の
デイジタル制御装置に非同期の外部信号を接続し
た一般の接続構成を示す図、第５図は従来技術に
よる同期化回路の一例のブロツク図、第６図は第
５図の同期化回路の正常動作タイミング図、第７
図は第５図の同期化回路の異常動作タイミング
図、第８図は従来技術による改良された同期化回
路のブロツク図、第９図は第８図の同期化回路の
動作タイミング図である。 Ｂ…バス、R1…レシーバ、L1，L2…トランス
ペアレント形ラツチ、OR…オア回路、F1…同期
フリツプフロツプ、Ｃ…同期クロツク、Ｓ１…非
同期の外部よりの入力信号、Ｓ２…同期した出力
信号、FF…フリツプフロツプ。
Claims (1)
- １ 外部からの非同期信号を同期クロツクに同期
化して内部のシーケンス制御に用いる同期式制御
回路において、同期用のフリツプフロツプを設
け、該同期用フリツプフロツプの前段に２つのト
ランスペアレントタイプのラツチをパラレルにお
き、外部からの１つの非同期信号を該２つのラツ
チの両方に同時に入力させ、該２つのラツチに該
外部よりの非同期信号を上記同期クロツクのパル
スの前縁でラツチし、該２つのラツチの出力をオ
ア回路に入力しそのオア出力を上記同期用フリツ
プフロツプに入力させ、上記同期クロツクのパル
スの後縁で該同期用フリツプフロツプの動作タイ
ミングを与えるよう構成し、上記同期クロツクは
そのパルス幅が、上記同期用フリツプフロツプの
セツトアツプ・タイム、上記オア回路の遅れ時間
および上記ラツチのホールドタイムの合計時間よ
り少し大きな時間に設定され、上記同期用フリツ
プフロツプの同期のタイミングより同期クロツク
のパルス幅分以前のタイミングにて上記同期クロ
ツクにより上記外部からの非同期信号を該２つの
ラツチにラツチし、その出力のオアを該同期用フ
リツプフロツプに入力させ、該同期クロツクによ
り該同期フリツプフロツプより同期信号を得るこ
とを特徴とする同期化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23257784A JPS61110253A (ja) | 1984-11-05 | 1984-11-05 | 同期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23257784A JPS61110253A (ja) | 1984-11-05 | 1984-11-05 | 同期化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61110253A JPS61110253A (ja) | 1986-05-28 |
| JPH0438016B2 true JPH0438016B2 (ja) | 1992-06-23 |
Family
ID=16941528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23257784A Granted JPS61110253A (ja) | 1984-11-05 | 1984-11-05 | 同期化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61110253A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0823859B2 (ja) * | 1990-09-28 | 1996-03-06 | インターナショナル・ビジネス・マシーンズ・コーポレイション | データ処理システム |
-
1984
- 1984-11-05 JP JP23257784A patent/JPS61110253A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61110253A (ja) | 1986-05-28 |
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