JPH0438079B2 - - Google Patents
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- JPH0438079B2 JPH0438079B2 JP58069492A JP6949283A JPH0438079B2 JP H0438079 B2 JPH0438079 B2 JP H0438079B2 JP 58069492 A JP58069492 A JP 58069492A JP 6949283 A JP6949283 A JP 6949283A JP H0438079 B2 JPH0438079 B2 JP H0438079B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明はCCD（電荷結合素子）を用いた電荷結
合装置に関する。
合装置に関する。
この種装置は、半導体構成のCCDにて電荷を
転送するものであり、本来はシフトレジスタや遅
延線として開発されたものであるが、現在ではそ
の光電変換機能を利用して撮像装置への応用開発
が盛んに行なわれている。
転送するものであり、本来はシフトレジスタや遅
延線として開発されたものであるが、現在ではそ
の光電変換機能を利用して撮像装置への応用開発
が盛んに行なわれている。
(ロ) 従来技術
第１図に一般的なCCDの断面図を示す。同図
に於いて、１はシリコンからなる半導体基板、２
は該基板１上の二酸化シリコンからなる絶縁膜、
３１，３１′，３２，３２′は該絶縁膜２上に配列
された電極群であり、隣接する上下両電極３１，
３１′を結線してなる第１の電極対３１，３１′と
同じく隣接する上下両電極３２，３２′を結線し
てなる第２の電極対３２，３２′とが交互に多数
配列されたものである。
に於いて、１はシリコンからなる半導体基板、２
は該基板１上の二酸化シリコンからなる絶縁膜、
３１，３１′，３２，３２′は該絶縁膜２上に配列
された電極群であり、隣接する上下両電極３１，
３１′を結線してなる第１の電極対３１，３１′と
同じく隣接する上下両電極３２，３２′を結線し
てなる第２の電極対３２，３２′とが交互に多数
配列されたものである。
斯る構成のCCDを用いた従来の電荷結合装置
は、第２図に示す如く、CCD４の多数の第１の
電極対３１，３１′…の総容量を示すコンデンサ
C1には第１の駆動回路５１からの駆動パルスφ
が印加されると同時に、多数の第２の電極対３
２，３２′…の総容量を示すコンデンサC2には第
２の駆動回路５２からの駆動パルスが印加され
る事となり、これに依つて第１図に破線で示す如
く、半導体基板１に形成されるポテンシヤル井戸
Ｖが移動し、このポテンシヤル井戸Ｖに捕獲され
た電荷、例えば電子が転送される。
は、第２図に示す如く、CCD４の多数の第１の
電極対３１，３１′…の総容量を示すコンデンサ
C1には第１の駆動回路５１からの駆動パルスφ
が印加されると同時に、多数の第２の電極対３
２，３２′…の総容量を示すコンデンサC2には第
２の駆動回路５２からの駆動パルスが印加され
る事となり、これに依つて第１図に破線で示す如
く、半導体基板１に形成されるポテンシヤル井戸
Ｖが移動し、このポテンシヤル井戸Ｖに捕獲され
た電荷、例えば電子が転送される。
尚、上記第１及び第２の駆動回路５１，５２は
クロツク発振器からのクロツクパルスCLK、
CLKを所定の電圧値に増巾するものであつて、
具体的には、第３図に示す如く、定電圧Ｅとアー
ス間に抵抗R1、クロツクパルスCLKがベースに
印加されるトランジスタT1、抵抗R2の直列回路
と、抵抗R3、上記トランジスタT1のコレクタ側
がベースに接続されたトランジスタT2、ダイオ
ードＤ、上記トランジスタT1のエミツタ側がベ
ースに接続されたトランジスタT3の直列回路と
が並列接続され、上記トランジスタT3のコレク
タ側をCCD４のコンデンサＣに接続した駆動回
路５が用いられる。即ち、クロツクパルスCLK
が“Ｌ”から“Ｈ”レベルになると、トランジス
タT1はON、T2もON、T3はOFFとなり、これに
依つて、定電圧Ｅからの充電電流iaが抵抗R3、
トランジスタT2、ダイオードＤを介してCCD４
のコンデンサＣに流入する事になる。又、逆にク
ロツクパルスCLKが“Ｈ”から“Ｌ”レベルに
なると、トランジスタT1はOFF、T2もOFF、T3
はONとなり、これに依つてCCD４のコンデンサ
Ｃからの放電電流ibがトランジスタT3を介して
アースに流出する事になる。
クロツク発振器からのクロツクパルスCLK、
CLKを所定の電圧値に増巾するものであつて、
具体的には、第３図に示す如く、定電圧Ｅとアー
ス間に抵抗R1、クロツクパルスCLKがベースに
印加されるトランジスタT1、抵抗R2の直列回路
と、抵抗R3、上記トランジスタT1のコレクタ側
がベースに接続されたトランジスタT2、ダイオ
ードＤ、上記トランジスタT1のエミツタ側がベ
ースに接続されたトランジスタT3の直列回路と
が並列接続され、上記トランジスタT3のコレク
タ側をCCD４のコンデンサＣに接続した駆動回
路５が用いられる。即ち、クロツクパルスCLK
が“Ｌ”から“Ｈ”レベルになると、トランジス
タT1はON、T2もON、T3はOFFとなり、これに
依つて、定電圧Ｅからの充電電流iaが抵抗R3、
トランジスタT2、ダイオードＤを介してCCD４
のコンデンサＣに流入する事になる。又、逆にク
ロツクパルスCLKが“Ｈ”から“Ｌ”レベルに
なると、トランジスタT1はOFF、T2もOFF、T3
はONとなり、これに依つてCCD４のコンデンサ
Ｃからの放電電流ibがトランジスタT3を介して
アースに流出する事になる。
上述の如き電荷結合装置を応用した従来の撮像
装置を第４図に示す。
装置を第４図に示す。
同図に於いて、４０は第１図に示す如きCCD
構成の撮像素子であり、光学像を受光して光電変
換を行ない電荷像を得る撮像部４Ｐと、該撮像部
４Ｐの電荷像を転送導入して一時的に貯える蓄積
部４Ａと、該蓄電部４Ａの電荷像を１ライン毎に
水平方向に転送出力する水平転送部４Ｈと、から
構成されている。５１Ｐ，５２Ｐ，５１Ａ，５２
Ａ、及び５１Ｈ，５２Ｈは夫々第３図に示した如
き駆動回路であり、クロツクパルスCLK−Ｐ、
CLK−Ｐ、CLK−Ａ、−Ａ、及びCLK−
Ｈ、−Ｈに基づいて、上記撮像素子４０の
撮像部４Ｐ、蓄積部４Ａ、及び水平転送部４Ｈへ
駆動パルスφP、P、φA、A、及びφH、Hを供
給している。
構成の撮像素子であり、光学像を受光して光電変
換を行ない電荷像を得る撮像部４Ｐと、該撮像部
４Ｐの電荷像を転送導入して一時的に貯える蓄積
部４Ａと、該蓄電部４Ａの電荷像を１ライン毎に
水平方向に転送出力する水平転送部４Ｈと、から
構成されている。５１Ｐ，５２Ｐ，５１Ａ，５２
Ａ、及び５１Ｈ，５２Ｈは夫々第３図に示した如
き駆動回路であり、クロツクパルスCLK−Ｐ、
CLK−Ｐ、CLK−Ａ、−Ａ、及びCLK−
Ｈ、−Ｈに基づいて、上記撮像素子４０の
撮像部４Ｐ、蓄積部４Ａ、及び水平転送部４Ｈへ
駆動パルスφP、P、φA、A、及びφH、Hを供
給している。
斯様な従来の撮像装置に於いては、第１図に示
した如く駆動パルスφ、が印加される第１及び
第２の電極対３１，３１′，３２，３２′は撮像素
子４０の撮像部４Ｐ蓄積部４Ａ、及び水平転送部
４Ｈの全面に亘つて設けられているので、これ等
電極対３１，３１′，３２，３２′とアースされた
半導体基板１との間で大容量のコンデンサが形成
される事となり、この容量は数百PFから数千PF
にも及ぶ。
した如く駆動パルスφ、が印加される第１及び
第２の電極対３１，３１′，３２，３２′は撮像素
子４０の撮像部４Ｐ蓄積部４Ａ、及び水平転送部
４Ｈの全面に亘つて設けられているので、これ等
電極対３１，３１′，３２，３２′とアースされた
半導体基板１との間で大容量のコンデンサが形成
される事となり、この容量は数百PFから数千PF
にも及ぶ。
従つて、各駆動回路５１，５２…から撮像素子
４０への充放電電流が大きくなり、これに依つ
て、各駆動回路５１，５２…での熱的な消費電力
が増大する欠点があつた。
４０への充放電電流が大きくなり、これに依つ
て、各駆動回路５１，５２…での熱的な消費電力
が増大する欠点があつた。
(ハ) 発明の目的
本発明はCCDを駆動する為の駆動回路での消
費電力を軽減する電荷結合装置を提供するもので
ある。
費電力を軽減する電荷結合装置を提供するもので
ある。
(ニ) 発明の構成
本発明の電荷結合装置は第１及び第２の駆動回
路からCCDの第１及び第２の電極への第１及び
第２のパルス供給線を夫々開閉する第１及び第２
のスイツチングトランジスタと、CCDの第１及
び第２の電極間に設けた短絡線を開閉する第３の
スイツチングトランジスタと、を備え、第１及び
第２の駆動パルスの電圧レベルが切り換わる時点
に於いてのみ、上記第１及び第２のスイツチング
トランジスタを開成すると共に上記第３のスイツ
チングトランジスタを開成するものである。
路からCCDの第１及び第２の電極への第１及び
第２のパルス供給線を夫々開閉する第１及び第２
のスイツチングトランジスタと、CCDの第１及
び第２の電極間に設けた短絡線を開閉する第３の
スイツチングトランジスタと、を備え、第１及び
第２の駆動パルスの電圧レベルが切り換わる時点
に於いてのみ、上記第１及び第２のスイツチング
トランジスタを開成すると共に上記第３のスイツ
チングトランジスタを開成するものである。
(ホ) 実施例
第５図に本発明の電荷結合装置を示す。同図に
於いて、４，５１，５２は第２図の従来装置と同
様にCCD、第１の駆動回路、第２の駆動回路を
示しており、本発明装置が従来装置と異なる所
は、第１の駆動回路５１からの第１の駆動パルス
をCCD４の第１のコンデンサC1、即ち第１図に
示した多数の第１の電極対３１，３１′に供給す
る為のパルス供給線を開閉する第１のスイツチン
グトランジスタST1と、第２の駆動回路５２から
の第１の駆動パルスをCCD４の第２のコンデン
サC2、即ち第１図に示した多数の第２の電極対
３２，３２′に供給する為のパルス供給線を開閉
する第２のスイツチングトランジスタST2と、上
記第１及び第２のコンデンサC1，C2、即ち両電
極対３１，３１′，３２，３２′間に設けられた短
絡線を開閉する第３のスイツチングトランジスタ
ST3と、を備えた点にある。詳しくは、各スイツ
チングトランジスタST1，ST2，ST3は
MOSFETからなり、第１及び第２のトランジス
タST1，ST2の両ゲートにはコントロールパルス
φSが印加され、第３のトランジスタST3のゲート
にはコントロールパルスφSをインバータＩにて反
転した反転パルスSが印加されている。
於いて、４，５１，５２は第２図の従来装置と同
様にCCD、第１の駆動回路、第２の駆動回路を
示しており、本発明装置が従来装置と異なる所
は、第１の駆動回路５１からの第１の駆動パルス
をCCD４の第１のコンデンサC1、即ち第１図に
示した多数の第１の電極対３１，３１′に供給す
る為のパルス供給線を開閉する第１のスイツチン
グトランジスタST1と、第２の駆動回路５２から
の第１の駆動パルスをCCD４の第２のコンデン
サC2、即ち第１図に示した多数の第２の電極対
３２，３２′に供給する為のパルス供給線を開閉
する第２のスイツチングトランジスタST2と、上
記第１及び第２のコンデンサC1，C2、即ち両電
極対３１，３１′，３２，３２′間に設けられた短
絡線を開閉する第３のスイツチングトランジスタ
ST3と、を備えた点にある。詳しくは、各スイツ
チングトランジスタST1，ST2，ST3は
MOSFETからなり、第１及び第２のトランジス
タST1，ST2の両ゲートにはコントロールパルス
φSが印加され、第３のトランジスタST3のゲート
にはコントロールパルスφSをインバータＩにて反
転した反転パルスSが印加されている。
斯る構成の本発明の電荷結合装置の動作を第６
図のタイミング図を参照して説明する。同図に於
いて、周期ＦはコントロールパルスφS，Sの２
周期、駆動パルスφ、の１周期、及びCCD４
の電極電位V1、V2の１周期を示しており、この
期間Ｆは連続した小期間f1，f2，f3，f4に分割さ
れている。
図のタイミング図を参照して説明する。同図に於
いて、周期ＦはコントロールパルスφS，Sの２
周期、駆動パルスφ、の１周期、及びCCD４
の電極電位V1、V2の１周期を示しており、この
期間Ｆは連続した小期間f1，f2，f3，f4に分割さ
れている。
先ず期間f1に於いて、コントロールパルスφSは
“Ｈ”レベル、Sは“Ｌ”レベルである為、第１
及び第２のスイツチングトランジスタST1，ST2
はON、第３のスイツチングトランジスタST3は
OFFとなり、第１の駆動回路５１からの“Ｈ”
レベルの駆動パルスφは第１のスイツチングトラ
ンジスタST1を介してCCD４の第１のコンデンサ
C1、即ち第１図の多数の第１の電極対３１，３
１′…に印加され、この電極電位V1は“Ｈ”レベ
ルとなる。一方、第２の駆動回路５２からの
“Ｌ”レベルの駆動パルスは第２のスイツチン
グトランジスタST2を介してCCD４の第２のコン
デンサC2、即ち第１図の多数の第２の電極対３
２，３２′…に印加され、この電極電位は“Ｌ”
レベル（アース電位）となる。
“Ｈ”レベル、Sは“Ｌ”レベルである為、第１
及び第２のスイツチングトランジスタST1，ST2
はON、第３のスイツチングトランジスタST3は
OFFとなり、第１の駆動回路５１からの“Ｈ”
レベルの駆動パルスφは第１のスイツチングトラ
ンジスタST1を介してCCD４の第１のコンデンサ
C1、即ち第１図の多数の第１の電極対３１，３
１′…に印加され、この電極電位V1は“Ｈ”レベ
ルとなる。一方、第２の駆動回路５２からの
“Ｌ”レベルの駆動パルスは第２のスイツチン
グトランジスタST2を介してCCD４の第２のコン
デンサC2、即ち第１図の多数の第２の電極対３
２，３２′…に印加され、この電極電位は“Ｌ”
レベル（アース電位）となる。
次に、この期間f1に続く比較的短期間f2に於い
ては、コントロールパルスφSは“Ｌ”レベル、
Ｓは“Ｈ”レベルとなる為に、第１及び第２のス
イツチングトランジスタST1，ST2はOFF、第３
のスイツチングトランジスタST3はON、となり、
第１及び第２の駆動回路５１，５２はCCD４の
第１及び第２のコンデンサC1、C2と電気的に分
離され、この両コンデンサC1，C2は第３のスイ
ツチングトランジスタST3にて短絡される。従つ
て、第１のコンデンサC1、即ち第１の電極対３
１，３１′…に充電されていた電荷に依る放電電
流がアースに流出する事なく、第３のスイツチン
グトランジスタST3を介して第２のコンデンサ
C2、即ち第２の電極対３２，３２′…に流入する
充電電流となり、これ等電極電位V1，V2は共に
“Ｈ”と“Ｌ”レベルの中間のレベルとなる。
ては、コントロールパルスφSは“Ｌ”レベル、
Ｓは“Ｈ”レベルとなる為に、第１及び第２のス
イツチングトランジスタST1，ST2はOFF、第３
のスイツチングトランジスタST3はON、となり、
第１及び第２の駆動回路５１，５２はCCD４の
第１及び第２のコンデンサC1、C2と電気的に分
離され、この両コンデンサC1，C2は第３のスイ
ツチングトランジスタST3にて短絡される。従つ
て、第１のコンデンサC1、即ち第１の電極対３
１，３１′…に充電されていた電荷に依る放電電
流がアースに流出する事なく、第３のスイツチン
グトランジスタST3を介して第２のコンデンサ
C2、即ち第２の電極対３２，３２′…に流入する
充電電流となり、これ等電極電位V1，V2は共に
“Ｈ”と“Ｌ”レベルの中間のレベルとなる。
これに続く期間f3に於いては、期間f1と同じく
第１及び第２のスイツチングトランジスタST1、
ST2はON、ST3はOFFとなり、第１の駆動回路
５１からの“Ｌ”レベルの駆動パルスφが第１の
スイツチングトランジスタST1を介してCCD４の
第１のコンデンサC1、即ち第１の電極対３１，
３１′に印加され、この電極電位V1は“Ｌ”レベ
ルとなる。この時、第１の電極対３１，３１′の
電極電位V1は始め“Ｈ”と“Ｌ”レベルの中間
レベルにあるので、この電極対３１，３１′から
第１の駆動回路５１を介してアースに流出される
放電電流は第２図の従来装置の場合の1/2となる。
一方、第２の駆動回路５２からの“Ｈ”レベルの
駆動パルスが第２のスイツチングトランジスタ
ST2を介してCCD４の第２のコンデンサC2、即ち
第２の電極対３２，３２′に印加され、この電極
電位V2は“Ｈ”レベルとなる。この時、第２の
電極対３２，３２′の電極電位V2は始め“Ｈ”と
“Ｌ”レベルの中間レベルにあるので、この電極
対３２，３２′へ第２の駆動回路５２を介して定
電圧Ｅから流入される充電電流は第２図の従来装
置の場合1/2となる。
第１及び第２のスイツチングトランジスタST1、
ST2はON、ST3はOFFとなり、第１の駆動回路
５１からの“Ｌ”レベルの駆動パルスφが第１の
スイツチングトランジスタST1を介してCCD４の
第１のコンデンサC1、即ち第１の電極対３１，
３１′に印加され、この電極電位V1は“Ｌ”レベ
ルとなる。この時、第１の電極対３１，３１′の
電極電位V1は始め“Ｈ”と“Ｌ”レベルの中間
レベルにあるので、この電極対３１，３１′から
第１の駆動回路５１を介してアースに流出される
放電電流は第２図の従来装置の場合の1/2となる。
一方、第２の駆動回路５２からの“Ｈ”レベルの
駆動パルスが第２のスイツチングトランジスタ
ST2を介してCCD４の第２のコンデンサC2、即ち
第２の電極対３２，３２′に印加され、この電極
電位V2は“Ｈ”レベルとなる。この時、第２の
電極対３２，３２′の電極電位V2は始め“Ｈ”と
“Ｌ”レベルの中間レベルにあるので、この電極
対３２，３２′へ第２の駆動回路５２を介して定
電圧Ｅから流入される充電電流は第２図の従来装
置の場合1/2となる。
次に、この期間f3に続く比較的短期間f4に於い
ても、期間f2と同じく第１及び第２のスイツチン
グトランジスタST1、ST2はOFF、第３のスイツ
チングトランジスタST3はON、となり、第１及
び第２の駆動回路５１，５２はCCD４の第１及
び第２のコンデンサC1，C2と電気的に分離され、
この両コンデンサC1、C2は第３のスイツチング
トランジスタST3にて短絡される。従つて、期間
f2の時とは逆に、CCD４の第２の電極対３２，３
２′…に充電されていた電荷に依る放電電流が第
１の電極対３１，３１′…に流入する充電電流と
なり、これ等電極電位V1，V2は共に“Ｈ”と
“Ｌ”レベルの中間レベルとなる。
ても、期間f2と同じく第１及び第２のスイツチン
グトランジスタST1、ST2はOFF、第３のスイツ
チングトランジスタST3はON、となり、第１及
び第２の駆動回路５１，５２はCCD４の第１及
び第２のコンデンサC1，C2と電気的に分離され、
この両コンデンサC1、C2は第３のスイツチング
トランジスタST3にて短絡される。従つて、期間
f2の時とは逆に、CCD４の第２の電極対３２，３
２′…に充電されていた電荷に依る放電電流が第
１の電極対３１，３１′…に流入する充電電流と
なり、これ等電極電位V1，V2は共に“Ｈ”と
“Ｌ”レベルの中間レベルとなる。
斯様な構成の電荷結合装置は、CCD４として、
第４図に示した如く、電極対３１，３１′，３２，
３２′，…のコンデンサC1，C2としての容量が大
きな撮像素子４０を用いた場合には、駆動回路５
１，５２での電力消費を半減せしめる効果は大き
く、バツテリーを電源として用いるテレビカメラ
等の撮像装置にとつて、斯る低消費電力化の意義
は大きい。勿論本発明は、撮像装置に限定される
ものではなく、シフトレジスタ、遅延線等のあら
ゆる電荷結合装置に適用できるものである。
第４図に示した如く、電極対３１，３１′，３２，
３２′，…のコンデンサC1，C2としての容量が大
きな撮像素子４０を用いた場合には、駆動回路５
１，５２での電力消費を半減せしめる効果は大き
く、バツテリーを電源として用いるテレビカメラ
等の撮像装置にとつて、斯る低消費電力化の意義
は大きい。勿論本発明は、撮像装置に限定される
ものではなく、シフトレジスタ、遅延線等のあら
ゆる電荷結合装置に適用できるものである。
(ヘ) 発明の効果
本発明の電荷結合装置は、以上の説明から明ら
かな如く、第１及び第２の駆動回路からCCDの
第１及び第２の電極に印加される第１及び第２の
駆動パルスの電圧レベルが切り換わる時点に於い
てのみ、この第１及び第２の駆動回路をCCDの
第１及び第２の電極から分離すると共に、これ等
第１及び第２の電極を短絡せしめるものであるの
で、上記第１及び第２の電極に充電された電荷を
全て駆動回路を介してアースに放電する事なく、
一方の電極の充電電荷の半分を他方の電極への充
電に再利用する事ができる。従つて、駆動回路で
の熱的な消費電力は従来装置に比べて半減し、大
巾な低消費電力化が図れる上に、駆動回路の小型
化が実現できる。
かな如く、第１及び第２の駆動回路からCCDの
第１及び第２の電極に印加される第１及び第２の
駆動パルスの電圧レベルが切り換わる時点に於い
てのみ、この第１及び第２の駆動回路をCCDの
第１及び第２の電極から分離すると共に、これ等
第１及び第２の電極を短絡せしめるものであるの
で、上記第１及び第２の電極に充電された電荷を
全て駆動回路を介してアースに放電する事なく、
一方の電極の充電電荷の半分を他方の電極への充
電に再利用する事ができる。従つて、駆動回路で
の熱的な消費電力は従来装置に比べて半減し、大
巾な低消費電力化が図れる上に、駆動回路の小型
化が実現できる。
第１図は一般的なCCDの構成を示す断面図、
第２図は従来の電荷結合装置の等価回路図、第３
図は一般的な駆動回路の回路図、第４図は従来の
固体撮像装置の模式図、第５図は本発明の電荷結
合装置の等価回路図、第６図は本発明装置に係る
タイミング図である。 １…半導体基板、２…絶縁膜、３１，３２…電
極、４…CCD、４０…撮像素子、５１，５２…
駆動回路、ST…スイツチングトランジスタ。
第２図は従来の電荷結合装置の等価回路図、第３
図は一般的な駆動回路の回路図、第４図は従来の
固体撮像装置の模式図、第５図は本発明の電荷結
合装置の等価回路図、第６図は本発明装置に係る
タイミング図である。 １…半導体基板、２…絶縁膜、３１，３２…電
極、４…CCD、４０…撮像素子、５１，５２…
駆動回路、ST…スイツチングトランジスタ。
Claims (1)
- １ 半導体基板上に絶縁膜を介して多数の第１の
電極と第２の電極とを交互に配列してなる電荷結
合素子と、該素子の第１の電極及び第２の電極に
逆相関係にある第１の駆動パルス及び第２の駆動
パルスを供給する為の第１及び第２の駆動回路
と、該第１及び第２の駆動回路から上記電荷結合
素子の第１及び第２の電極への第１及び第２のパ
ルス供給線を夫々開閉する第１及び第２のスイツ
チングトランジスタと、上記電荷結合素子の第１
及び第２の電極との間に設けた短絡線を開閉する
第３のスイツチングトランジスタと、からなり、
第１及び第２の駆動回路からの第１及び第２の駆
動パルスが“Ｌ”レベルから“Ｈ”レベル又は、
“Ｈ”レベルから“Ｌ”レベルに変化する時点に
於いてのみ、上記第１及び第２のスイツチングト
ランジスタを開成して上記第１及び第２の駆動回
路を上記電荷結合素子の第１及び第２の電極から
分離せしめると共に、上記第３のトランジスタを
閉成して第１及び第２の電極を短絡せしめる事を
特徴とした電荷結合装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58069492A JPS59193598A (ja) | 1983-04-19 | 1983-04-19 | 電荷結合装置 |
| US06/598,789 US4597092A (en) | 1983-04-19 | 1984-04-10 | Conserving stored charge in apparatus having a charge coupled device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58069492A JPS59193598A (ja) | 1983-04-19 | 1983-04-19 | 電荷結合装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59193598A JPS59193598A (ja) | 1984-11-02 |
| JPH0438079B2 true JPH0438079B2 (ja) | 1992-06-23 |
Family
ID=13404255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58069492A Granted JPS59193598A (ja) | 1983-04-19 | 1983-04-19 | 電荷結合装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4597092A (ja) |
| JP (1) | JPS59193598A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5461491A (en) * | 1993-12-29 | 1995-10-24 | Hewlett-Packard Company | Procedure for reducing processing time for image elements by combining charge of adjacent pixels into a new composite pixel |
| JP3482006B2 (ja) * | 1994-07-28 | 2003-12-22 | 株式会社東芝 | 容量性負荷の駆動装置 |
| KR100594274B1 (ko) * | 2004-05-11 | 2006-06-30 | 삼성전자주식회사 | 소비 전력을 저감한 수평 ｃｃｄ 구동회로, 및 이를구비한 고체 촬상 소자 및 그 구동 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3838293A (en) * | 1973-10-11 | 1974-09-24 | Ncr | Three clock phase, four transistor per stage shift register |
| US3986176A (en) * | 1975-06-09 | 1976-10-12 | Rca Corporation | Charge transfer memories |
| GB1573771A (en) * | 1977-09-26 | 1980-08-28 | Philips Electronic Associated | Buffer circuit |
| DE3026999C2 (de) * | 1980-07-17 | 1984-01-12 | kabelmetal electro GmbH, 3000 Hannover | SZ-verseiltes, mehradriges elektrisches Energiekabel |
| JPS5817599A (ja) * | 1981-07-24 | 1983-02-01 | Matsushita Electric Ind Co Ltd | 電荷転送装置 |
-
1983
- 1983-04-19 JP JP58069492A patent/JPS59193598A/ja active Granted
-
1984
- 1984-04-10 US US06/598,789 patent/US4597092A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4597092A (en) | 1986-06-24 |
| JPS59193598A (ja) | 1984-11-02 |
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