JPH0417488B2 - - Google Patents
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- Publication number
- JPH0417488B2 JPH0417488B2 JP58135132A JP13513283A JPH0417488B2 JP H0417488 B2 JPH0417488 B2 JP H0417488B2 JP 58135132 A JP58135132 A JP 58135132A JP 13513283 A JP13513283 A JP 13513283A JP H0417488 B2 JPH0417488 B2 JP H0417488B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- input
- circuit
- self
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Logic Circuits (AREA)
Description
〔発明の利用分野〕
この発明は、超電導素子、特にジヨセフソン素
子を用いた電導分周器に関する。 〔従来技術〕 交流駆動ジヨセフソン論理回路を使用し、その
駆動交流電源の周波数を分周する分周回路に関し
ては、H.C.Jones、“Self−Activating Toggle”、
IBM Technical Disclosure Bulletin、Vol.23、
No.９、Feb.1981.に１ビツト（1/2分周）のものが
開示されているが、多ビツトの分周器については
何らの記載もなく、未だ周知のものがない。 〔発明の目的〕 この発明の目的は、交流駆動ジヨセフソン論理
回路を駆動するための交流電源に同期して動作す
る多ビツトの超電導分周器を提供することにあ
る。 〔発明の概要〕 要するにこの発明は、交流駆動ジヨセフソン論
理回路と直流ラツチ回路を組合せた主および従属
フリツプフロツプを多数個結合して多ビツトの分
周器を構成したものである。 〔発明の実施例〕 以下、この発明を図面に基づいて説明する。第
１図は、この発明の基本となる１ビツトの分周器
の構成を示す回路図である。まず構成を説明す
る。交流駆動型ジヨセフソン論理回路において、
一つの電源サイクル内での計算結果をつぎのサイ
クルに引き継ぐためのラツチ回路が必要である
が、該ラツチ回路は、交流電源の遷移状態部分に
おいてデータを保持するための主フリツプフロツ
プと交流電源の定常状態部分においてデータを保
持するための従属フリツプフロツプからなる。主
フリツプフロツプとしては、直流駆動フリツプフ
ロツプまたはジヨセフソン磁気量子干渉計
（Josephson Interferometer、以下、JIと略記す
る）とインダクタンスからなる超電導ループであ
るところのストレージループが用いられる。ここ
では上記直流駆動フリツプフロツプを使用したラ
ツチ回路を直流ラツチ回路と名付け、該回路を第
１図に示す。該図において１０１はANDゲート
である。本ANDゲート１０１は第１のANDゲー
ト１０１１と第２のANDゲート１０１２とから
なる。１０２は直流駆動フリツプフロツプ、１０
３は従属フリツプフロツプであり、セルフゲート
AND回路と呼ばれる。本セルフゲートAND回路
１０３は第１のセルフゲートAND回路１０３１
と第２のセルフゲートAND回路１０３２とから
なる。１０４はクロツク（被分周）入力、１０５
はリセツト入力（以下、Ｒ入力と記す）、１０６
はセツト入力（以下、Ｓ入力と記す）、１０７は
真値出力（以下、Ｑ入力と記す）、１０８は補値
出力（以下、Ｑ入力と記す）、１０９は第１のセ
ルフゲートAND回路１０３１からの真値出力
（True以下、Ｔ出力と記す）また１１０は第２の
セルフゲートAND回路１０３２からの補値出力
（Complement、以下Ｃ出力と記す）を示し、該
第１図中、１１１の黒点は抵抗を介して接地する
回路の終端を表している。 つぎにジヨセフソンデバイスを用いて上記第１
図の回路を構成した一実施例を示すと、第２図に
示すような回路になる。なお、以下、各図とも同
一または同等の部位には同一の符号を付ける。該
第２図において、２００は電源母線、２０１は分
流抵抗17Ω、２０２は負荷抵抗３Ω、２０３は負
荷抵抗2.5Ω、２０４は３接合JI、２０５は２接
合JI、２０６は電流注入型ロジツク素子
（Current Injectial Logic Element、以下、CIL
と略記す）を示す。つぎに上記３接合JIの構成を
示すと第３図のようになる。該第３図において３
０１は分流抵抗６Ω、３０２はダンピング抵抗２
Ω、３０３および３０４はインダクタンス（３０
４は1.5PH）であり、該インダクタンス３０３お
よび３０４は磁気的に結合している。また３０５
は電流密度1000A／cm2、5μｍ□のジヨセフソン接
合、３０６はこれを２個並べたものである。つぎ
に上記２接合JIの構成を第４図に示す。該第４図
において、４０１および４０２はインダクタンス
（４０２は0.8PH）であつて、該インダクタンス４
０１および４０２は磁気的に結合している。また
４０３は7μｍφのジヨセフソン接合である。つ
ぎに上記CIL２０６の構成を第５図に示す。該第
５図において、５０１は2.4PHのインダクタンス、
５０２は0.8PHのインダクタンス、５０３はダン
ピング抵抗２Ω、５０４は上記ジヨセフソン接合
３０５と同一のジヨセフソン接合、５０５は上記
ジヨセフソン接合５０４を３個並べたものであ
る。 つぎに作用を説明する。第２図において、直流
電源２０７，２０８および２０９にそれぞれ直流
電源0.6ｍＡ、0.4ｍＡおよび０ｍＡを加えた場合
の動作状態を第６図によつて説明する。該第２図
の電源母線２００に第６図の６０１に示すような
振幅士11.2ｍＶの台形状波形電圧を、またクロツ
ク入口１０４として６０２に示すような振幅±
0.4ｍＡの波形電流を供給すると、上記Ｒ入力１
０５、Ｓ入力１０６、１０８、Ｔ出力１０９お
よびＣ出力１１０として第６図に示すように６０
３，６０４，６０５，６０６および６０７の波形
が生じる。まず、初期状態として直流駆動フリツ
プフロツプ１０２出力が“０”（Ｑ＝“０”、＝
“１”）とすると、電源電圧６０１が０ｍＶから
11.2ｍＶまで上昇した場合、第２のセルフゲート
AND回路１０３２はＱ＝“１”を検出してＣ出力
１１０がON状態となる。該状態でクロツク入力
１０４が“１”になると第２のANDゲート１０
１２だけがON状態となつてＳ入力１０６が
“１”になり、直流駆動フリツプフロツプ１０２
及びセルフゲートAND回路１０３がON状態に
なつて出力“１”を発生する。この状態で電源電
圧６０１が＋11.2ｍＶから降下してOm付近にな
ると、ANDゲート１０１およびSGA１０３はリ
セツトされる。さらに電源電圧６０１が−11.2ｍ
Ｖまで降下すると、今度は第１のセルフゲート
AND回路１０３１はＱ＝“１”を検出し、Ｔ出力
１０９をON状態にする。その状態で、クロツク
入力１０４が“１”になると、第１のANDゲー
ト１０１１だけがON状態になり、Ｒ入力１０５
が“１”になる。このように波形６０３，６０４
または同６０６，６０７はクロツク入力１０４の
波形６０２の1/2分周出力となる。そのシミユレ
ーシヨン結果を第７図に示す。このような１ビツ
ト分周器を用いて多ビツト分周器を構成するこの
発明の一実施例としてはフリツプフロツプへのセ
ツト入力をつぎのビツトの分周入力とし、つぎの
ビツトのフリツプフロツプへのセツト入力をその
つぎのビツトの分周入力とするというように多重
に従続接続していく構成である。その結線の状態
を第８図に示す。該図の８００は上記第１図に示
した１ビツトの分周器に相当するもので、図示８
０２〜８０９の各部における出力を下表１に示
す。該表中、“１”は出力が存在する状態を、ま
た“０”は出力が存在しない状態を示す。すなわ
ち、８０２には８０１の1/2の割合で、８０３に
は８０１の1/4の割合で、また８０４には８０１
の1/8の割合で“１”が現われ、このときにそれ
ぞれのフリツプフロツプの状態が変化する。これ
に対して８０６〜８０９には２倍、４倍、８倍お
よび16倍になつた“０”と
子を用いた電導分周器に関する。 〔従来技術〕 交流駆動ジヨセフソン論理回路を使用し、その
駆動交流電源の周波数を分周する分周回路に関し
ては、H.C.Jones、“Self−Activating Toggle”、
IBM Technical Disclosure Bulletin、Vol.23、
No.９、Feb.1981.に１ビツト（1/2分周）のものが
開示されているが、多ビツトの分周器については
何らの記載もなく、未だ周知のものがない。 〔発明の目的〕 この発明の目的は、交流駆動ジヨセフソン論理
回路を駆動するための交流電源に同期して動作す
る多ビツトの超電導分周器を提供することにあ
る。 〔発明の概要〕 要するにこの発明は、交流駆動ジヨセフソン論
理回路と直流ラツチ回路を組合せた主および従属
フリツプフロツプを多数個結合して多ビツトの分
周器を構成したものである。 〔発明の実施例〕 以下、この発明を図面に基づいて説明する。第
１図は、この発明の基本となる１ビツトの分周器
の構成を示す回路図である。まず構成を説明す
る。交流駆動型ジヨセフソン論理回路において、
一つの電源サイクル内での計算結果をつぎのサイ
クルに引き継ぐためのラツチ回路が必要である
が、該ラツチ回路は、交流電源の遷移状態部分に
おいてデータを保持するための主フリツプフロツ
プと交流電源の定常状態部分においてデータを保
持するための従属フリツプフロツプからなる。主
フリツプフロツプとしては、直流駆動フリツプフ
ロツプまたはジヨセフソン磁気量子干渉計
（Josephson Interferometer、以下、JIと略記す
る）とインダクタンスからなる超電導ループであ
るところのストレージループが用いられる。ここ
では上記直流駆動フリツプフロツプを使用したラ
ツチ回路を直流ラツチ回路と名付け、該回路を第
１図に示す。該図において１０１はANDゲート
である。本ANDゲート１０１は第１のANDゲー
ト１０１１と第２のANDゲート１０１２とから
なる。１０２は直流駆動フリツプフロツプ、１０
３は従属フリツプフロツプであり、セルフゲート
AND回路と呼ばれる。本セルフゲートAND回路
１０３は第１のセルフゲートAND回路１０３１
と第２のセルフゲートAND回路１０３２とから
なる。１０４はクロツク（被分周）入力、１０５
はリセツト入力（以下、Ｒ入力と記す）、１０６
はセツト入力（以下、Ｓ入力と記す）、１０７は
真値出力（以下、Ｑ入力と記す）、１０８は補値
出力（以下、Ｑ入力と記す）、１０９は第１のセ
ルフゲートAND回路１０３１からの真値出力
（True以下、Ｔ出力と記す）また１１０は第２の
セルフゲートAND回路１０３２からの補値出力
（Complement、以下Ｃ出力と記す）を示し、該
第１図中、１１１の黒点は抵抗を介して接地する
回路の終端を表している。 つぎにジヨセフソンデバイスを用いて上記第１
図の回路を構成した一実施例を示すと、第２図に
示すような回路になる。なお、以下、各図とも同
一または同等の部位には同一の符号を付ける。該
第２図において、２００は電源母線、２０１は分
流抵抗17Ω、２０２は負荷抵抗３Ω、２０３は負
荷抵抗2.5Ω、２０４は３接合JI、２０５は２接
合JI、２０６は電流注入型ロジツク素子
（Current Injectial Logic Element、以下、CIL
と略記す）を示す。つぎに上記３接合JIの構成を
示すと第３図のようになる。該第３図において３
０１は分流抵抗６Ω、３０２はダンピング抵抗２
Ω、３０３および３０４はインダクタンス（３０
４は1.5PH）であり、該インダクタンス３０３お
よび３０４は磁気的に結合している。また３０５
は電流密度1000A／cm2、5μｍ□のジヨセフソン接
合、３０６はこれを２個並べたものである。つぎ
に上記２接合JIの構成を第４図に示す。該第４図
において、４０１および４０２はインダクタンス
（４０２は0.8PH）であつて、該インダクタンス４
０１および４０２は磁気的に結合している。また
４０３は7μｍφのジヨセフソン接合である。つ
ぎに上記CIL２０６の構成を第５図に示す。該第
５図において、５０１は2.4PHのインダクタンス、
５０２は0.8PHのインダクタンス、５０３はダン
ピング抵抗２Ω、５０４は上記ジヨセフソン接合
３０５と同一のジヨセフソン接合、５０５は上記
ジヨセフソン接合５０４を３個並べたものであ
る。 つぎに作用を説明する。第２図において、直流
電源２０７，２０８および２０９にそれぞれ直流
電源0.6ｍＡ、0.4ｍＡおよび０ｍＡを加えた場合
の動作状態を第６図によつて説明する。該第２図
の電源母線２００に第６図の６０１に示すような
振幅士11.2ｍＶの台形状波形電圧を、またクロツ
ク入口１０４として６０２に示すような振幅±
0.4ｍＡの波形電流を供給すると、上記Ｒ入力１
０５、Ｓ入力１０６、１０８、Ｔ出力１０９お
よびＣ出力１１０として第６図に示すように６０
３，６０４，６０５，６０６および６０７の波形
が生じる。まず、初期状態として直流駆動フリツ
プフロツプ１０２出力が“０”（Ｑ＝“０”、＝
“１”）とすると、電源電圧６０１が０ｍＶから
11.2ｍＶまで上昇した場合、第２のセルフゲート
AND回路１０３２はＱ＝“１”を検出してＣ出力
１１０がON状態となる。該状態でクロツク入力
１０４が“１”になると第２のANDゲート１０
１２だけがON状態となつてＳ入力１０６が
“１”になり、直流駆動フリツプフロツプ１０２
及びセルフゲートAND回路１０３がON状態に
なつて出力“１”を発生する。この状態で電源電
圧６０１が＋11.2ｍＶから降下してOm付近にな
ると、ANDゲート１０１およびSGA１０３はリ
セツトされる。さらに電源電圧６０１が−11.2ｍ
Ｖまで降下すると、今度は第１のセルフゲート
AND回路１０３１はＱ＝“１”を検出し、Ｔ出力
１０９をON状態にする。その状態で、クロツク
入力１０４が“１”になると、第１のANDゲー
ト１０１１だけがON状態になり、Ｒ入力１０５
が“１”になる。このように波形６０３，６０４
または同６０６，６０７はクロツク入力１０４の
波形６０２の1/2分周出力となる。そのシミユレ
ーシヨン結果を第７図に示す。このような１ビツ
ト分周器を用いて多ビツト分周器を構成するこの
発明の一実施例としてはフリツプフロツプへのセ
ツト入力をつぎのビツトの分周入力とし、つぎの
ビツトのフリツプフロツプへのセツト入力をその
つぎのビツトの分周入力とするというように多重
に従続接続していく構成である。その結線の状態
を第８図に示す。該図の８００は上記第１図に示
した１ビツトの分周器に相当するもので、図示８
０２〜８０９の各部における出力を下表１に示
す。該表中、“１”は出力が存在する状態を、ま
た“０”は出力が存在しない状態を示す。すなわ
ち、８０２には８０１の1/2の割合で、８０３に
は８０１の1/4の割合で、また８０４には８０１
の1/8の割合で“１”が現われ、このときにそれ
ぞれのフリツプフロツプの状態が変化する。これ
に対して８０６〜８０９には２倍、４倍、８倍お
よび16倍になつた“０”と
以上説明したように、この発明によれば、交流
駆動ジヨセフソン論理回路を構成することによつ
て、駆動交流電源の周波数を分周する超電導分周
器を得られるという効果がある。
駆動ジヨセフソン論理回路を構成することによつ
て、駆動交流電源の周波数を分周する超電導分周
器を得られるという効果がある。
第１図は、直流ラツチを用いた１ビツト分周器
の回路図、第２図は、ジヨセフソンデバイスを用
いて上記第１図と同等の回路を構成した一実施例
図、第３図は、３接合JIの回路図、第４図は、２
接合JIの回路図、第５図はCILの回路図、第６図
は、上記第２図の動作説明図、第７図は、そのシ
ミユレーシヨン結果を示す図、第８図は、この発
明の多ビツト分周器の一実施例の構成図を示す。 １０１……ANDゲート、１０１１……第１の
ANDゲート、１０１２……第２のANDゲート、
１０２……直流駆動フリツプフロツプ、１０３…
…セルフゲートAND回路、１０３１……第１の
セルフゲートAND回路、１０３２……第２のセ
ルフゲートAND回路、２００……電源母線、２
０１，２０２，２０３，３０１，３０２，５０３
……抵抗、２０４……３接合JI、２０５……２接
合JI、２０６……CIL、３０３，３０４，４０
１，４０２，５０１，５０２……インダクタン
ス、３０５，４０３，５０４……ジヨセフソン接
合、２０７，２０８，２０９……直流電源、８０
０……１ビツト分周器。
の回路図、第２図は、ジヨセフソンデバイスを用
いて上記第１図と同等の回路を構成した一実施例
図、第３図は、３接合JIの回路図、第４図は、２
接合JIの回路図、第５図はCILの回路図、第６図
は、上記第２図の動作説明図、第７図は、そのシ
ミユレーシヨン結果を示す図、第８図は、この発
明の多ビツト分周器の一実施例の構成図を示す。 １０１……ANDゲート、１０１１……第１の
ANDゲート、１０１２……第２のANDゲート、
１０２……直流駆動フリツプフロツプ、１０３…
…セルフゲートAND回路、１０３１……第１の
セルフゲートAND回路、１０３２……第２のセ
ルフゲートAND回路、２００……電源母線、２
０１，２０２，２０３，３０１，３０２，５０３
……抵抗、２０４……３接合JI、２０５……２接
合JI、２０６……CIL、３０３，３０４，４０
１，４０２，５０１，５０２……インダクタン
ス、３０５，４０３，５０４……ジヨセフソン接
合、２０７，２０８，２０９……直流電源、８０
０……１ビツト分周器。
Claims (1)
- １ 交流駆動ジヨセフソン素子で構成された第１
及び第２のANDゲートと、直流駆動ジヨセフソ
ン素子で構成されたフリツプフロツプと、交流駆
動ジヨセフソン素子で構成された、真値及び補値
出力を持つ第１及び第２のセルフゲートAND回
路とを有し、上記フリツプフロツプには、上記第
１のANDゲートからリセツト入力信号及び上記
第２のANDゲートからセツト入力信号が入力さ
れ、上記フリツプフロツプの真値出力は上記第１
のセルフゲートAND回路に入力され、補値出力
は上記第２のセルフゲートAND回路に入力され、
上記第１のセルフゲートAND回路の真値出力は
上記第１のANDゲート回路に入力され、上記第
２のセルフゲートAND回路の補値出力は上記第
２のANDゲート回路に入力され、上記第１及び
第２のANDゲートには更に共通にクロツク信号
が入力される１ビツト分周器を複数個設け、上記
分周器における上記直流駆動フリツプフロツプへ
のセツト入力が次段の分周器におけるクロツク信
号となるように従属接続したことを特徴とする超
電導分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13513283A JPS6027231A (ja) | 1983-07-26 | 1983-07-26 | 超電導分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13513283A JPS6027231A (ja) | 1983-07-26 | 1983-07-26 | 超電導分周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6027231A JPS6027231A (ja) | 1985-02-12 |
| JPH0417488B2 true JPH0417488B2 (ja) | 1992-03-26 |
Family
ID=15144553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13513283A Granted JPS6027231A (ja) | 1983-07-26 | 1983-07-26 | 超電導分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027231A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4136290A (en) * | 1977-11-30 | 1979-01-23 | International Business Machines Corporation | Josephson self gating and circuit and latch circuit |
-
1983
- 1983-07-26 JP JP13513283A patent/JPS6027231A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6027231A (ja) | 1985-02-12 |
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