JPH0439741A - 冗長計算機システムの制御装置 - Google Patents
冗長計算機システムの制御装置Info
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- JPH0439741A JPH0439741A JP2146931A JP14693190A JPH0439741A JP H0439741 A JPH0439741 A JP H0439741A JP 2146931 A JP2146931 A JP 2146931A JP 14693190 A JP14693190 A JP 14693190A JP H0439741 A JPH0439741 A JP H0439741A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
この発明は、プライマリ計算機とリザーブ計算機の２重
系で構成される冗長計算機システムの制御装置に関する
ものである。
系で構成される冗長計算機システムの制御装置に関する
ものである。
第４図は、−船釣な冗長計算機を含むプロセス制御シス
テムの概念図であり、図において、１は冗長計算機、２
は冗長計算機１から出力される制御停止信号（ＳＹＳＤ
ＷＮ）によってプロセス停止指令信号（ｐｓ）を出力す
るインターロック回路、３は前記冗長計算機１のプロセ
ス制御信号（ＰＣ）によって制御され、プロセス状態変
数（ＰＪ）を出力するプロセス制御装置である。また、
第５図は第４図の冗長計算機１の構成を更に詳細に示し
た冗長計算機システムの構成図であり、図において、Ｉ
Ｐ及びＩＲは上記冗長計算機１を構成するプライマリ計
算機及びリザーブ計算機、４は制御停止信号（ＳＹＳＤ
ＷＮ）を出力する制御停止信号生成手段である。 次に動作について説明する。一般にプロセス制御装置３
の制御用計算機は、プロセスからプロセス状態変数（Ｐ
Ｊ）（温度、圧力など）を受信すると、予め設定された
アルゴリズムやパラメータに従って演算を行い、その演
算結果をプロセス制御装置３０機器（バルブ、リレーな
ど）に対して出力し制御を行う機能を備えている。従っ
て、このプロセス制御装置３の制御用計算機が故障する
とプロセスの制御が不能となりプロセス状態変数（ＰＪ
）が異常となって、時には対象プロセスが破壊される場
合もある。普通プロセス計算機はプロセス運転にとって
は極めて重要な機能を有しているので、故障しにくい設
計上の考慮が払われている。リザーブ（待期冗長）計算
機ＩＲはその信幀性を高める１つの手段として用いられ
る。すなわち、通常はプライマリ（動作側）計算機ＩＰ
がプロセス３の制御を行っている。この時、リザーブ計
算機ＩＲはいつでも制御を開始できる状態に制御演算に
必要なプロセス状態（ＰＪ）やパラメータについてプラ
イマリ計算機（ＩＰ）が有している内容と同一のものを
取り込んでいる。この状態でプライマリ計算機ＩＰが故
障を起すとリザーブ計算機ＩＲが代って制御を引き継ぎ
プロセス制御装置３に対する制御が中断なしに行われる
。 この様な待期冗長計算機システムであっても、最悪時に
はプライマリ計算機ＩＰとリザーブ計算機ＩＲの両方が
故障する可能性もある。この時には、プロセス制御が停
止してしまうので、計算機側の制御停止（ＳＹＳＤＷＮ
）を特別に用意したインターロック回路２に入力し、こ
のインターロック回路２がプロセス制御装置３の運転を
安全に保ちながら停止させるようにする。例えば、イン
ターロック回路２はバーナに送る燃料系統のバルブを徐
々に閉めて行くような順序動作を行う。 次に第５図及び第６図を参照して具体的回路動作につい
て説明する。まず、冗長計算機ｌから制御停止信号生成
手段４に対しては、プライマリ計算機ＩＰのＣＰＵが停
止していることを示すプライマリ側ＣＰＵ停止（ウォッ
チドッグタイマ）信号（ＰＷＤＴ）と、リザーブ計算機
ＩＲのＣＰＵが停止していることを示すリザーブ側ＣＰ
Ｕ停止（ウォッチドッグタイマ）信号（ＲＷＤＴ）及び
リザーブ計算機ＩＲに制御権があることを示すリザーブ
側制御権（ＳＡＶＥ）の３信号が入力される。そこで、
通常の運転状態においては、第６図に示すようにプライ
マリ側ＣＰＵ停止信号（ＰＷＤＴ）及びリザーブ側ＣＰ
Ｕ停止信号（ＲＷＤＴ）は共に論理°“１”リザーブ側
制御権（ＳＡＶＥ）は論理“′０”であるので制御停止
信号生成手段４のプライマリ側ＣＰＵ制御中（ＰＣＴＬ
）は“１“リサーフ側ＣＰＵ！ＩＩＩ中（ＲＣＴＬ）
は”Ｏ” で制御停止信号（ＳＹＳＤＷＮ）は“１°′
、すなわち、プライマリ計算機ＩＰが稼動している。こ
こで、時刻ｔ１においてプライマリ計算機ＩＰに故障が
発生すると、（ＰＷＤＴ）が“°１”から゛０パに反転
する。この信号変化により時刻ｔ２において論理積回路
ＡＮＤＩの出力ＰＣＴＬが“１”から“０“′に切替わ
る。冗長制御部（ＵＡＣ）はプライマリ計算機ＩＰから
プライマリ側停止信号（ＰＷＤＴ）を同時に受信してい
るので時刻ｔ３においてリザーブ側制御権（ＳＡＶＥ）
を直らに°“０°゛から１”に反転する。またｔ４でリ
ザーブ側ＣＰＵ制御中（ＲＣＴＬ）を“°０゛から°１
°゛に切替えるので、論理積ＡＮＤＩの出力は°“０゛
′となり、代ってＡＮＤ２の出力は１”に切替わる。論
理和回路ＯＲの出力である制御停止信号（ＳＹＤＷＮ）
は実際には殆んど変化することはないが、ＣＰＵのクロ
ックのタイミング等により一時的に制御停止信号が発生
することもある。この時は切替り時間経過後に自動復帰
する。
テムの概念図であり、図において、１は冗長計算機、２
は冗長計算機１から出力される制御停止信号（ＳＹＳＤ
ＷＮ）によってプロセス停止指令信号（ｐｓ）を出力す
るインターロック回路、３は前記冗長計算機１のプロセ
ス制御信号（ＰＣ）によって制御され、プロセス状態変
数（ＰＪ）を出力するプロセス制御装置である。また、
第５図は第４図の冗長計算機１の構成を更に詳細に示し
た冗長計算機システムの構成図であり、図において、Ｉ
Ｐ及びＩＲは上記冗長計算機１を構成するプライマリ計
算機及びリザーブ計算機、４は制御停止信号（ＳＹＳＤ
ＷＮ）を出力する制御停止信号生成手段である。 次に動作について説明する。一般にプロセス制御装置３
の制御用計算機は、プロセスからプロセス状態変数（Ｐ
Ｊ）（温度、圧力など）を受信すると、予め設定された
アルゴリズムやパラメータに従って演算を行い、その演
算結果をプロセス制御装置３０機器（バルブ、リレーな
ど）に対して出力し制御を行う機能を備えている。従っ
て、このプロセス制御装置３の制御用計算機が故障する
とプロセスの制御が不能となりプロセス状態変数（ＰＪ
）が異常となって、時には対象プロセスが破壊される場
合もある。普通プロセス計算機はプロセス運転にとって
は極めて重要な機能を有しているので、故障しにくい設
計上の考慮が払われている。リザーブ（待期冗長）計算
機ＩＲはその信幀性を高める１つの手段として用いられ
る。すなわち、通常はプライマリ（動作側）計算機ＩＰ
がプロセス３の制御を行っている。この時、リザーブ計
算機ＩＲはいつでも制御を開始できる状態に制御演算に
必要なプロセス状態（ＰＪ）やパラメータについてプラ
イマリ計算機（ＩＰ）が有している内容と同一のものを
取り込んでいる。この状態でプライマリ計算機ＩＰが故
障を起すとリザーブ計算機ＩＲが代って制御を引き継ぎ
プロセス制御装置３に対する制御が中断なしに行われる
。 この様な待期冗長計算機システムであっても、最悪時に
はプライマリ計算機ＩＰとリザーブ計算機ＩＲの両方が
故障する可能性もある。この時には、プロセス制御が停
止してしまうので、計算機側の制御停止（ＳＹＳＤＷＮ
）を特別に用意したインターロック回路２に入力し、こ
のインターロック回路２がプロセス制御装置３の運転を
安全に保ちながら停止させるようにする。例えば、イン
ターロック回路２はバーナに送る燃料系統のバルブを徐
々に閉めて行くような順序動作を行う。 次に第５図及び第６図を参照して具体的回路動作につい
て説明する。まず、冗長計算機ｌから制御停止信号生成
手段４に対しては、プライマリ計算機ＩＰのＣＰＵが停
止していることを示すプライマリ側ＣＰＵ停止（ウォッ
チドッグタイマ）信号（ＰＷＤＴ）と、リザーブ計算機
ＩＲのＣＰＵが停止していることを示すリザーブ側ＣＰ
Ｕ停止（ウォッチドッグタイマ）信号（ＲＷＤＴ）及び
リザーブ計算機ＩＲに制御権があることを示すリザーブ
側制御権（ＳＡＶＥ）の３信号が入力される。そこで、
通常の運転状態においては、第６図に示すようにプライ
マリ側ＣＰＵ停止信号（ＰＷＤＴ）及びリザーブ側ＣＰ
Ｕ停止信号（ＲＷＤＴ）は共に論理°“１”リザーブ側
制御権（ＳＡＶＥ）は論理“′０”であるので制御停止
信号生成手段４のプライマリ側ＣＰＵ制御中（ＰＣＴＬ
）は“１“リサーフ側ＣＰＵ！ＩＩＩ中（ＲＣＴＬ）
は”Ｏ” で制御停止信号（ＳＹＳＤＷＮ）は“１°′
、すなわち、プライマリ計算機ＩＰが稼動している。こ
こで、時刻ｔ１においてプライマリ計算機ＩＰに故障が
発生すると、（ＰＷＤＴ）が“°１”から゛０パに反転
する。この信号変化により時刻ｔ２において論理積回路
ＡＮＤＩの出力ＰＣＴＬが“１”から“０“′に切替わ
る。冗長制御部（ＵＡＣ）はプライマリ計算機ＩＰから
プライマリ側停止信号（ＰＷＤＴ）を同時に受信してい
るので時刻ｔ３においてリザーブ側制御権（ＳＡＶＥ）
を直らに°“０°゛から１”に反転する。またｔ４でリ
ザーブ側ＣＰＵ制御中（ＲＣＴＬ）を“°０゛から°１
°゛に切替えるので、論理積ＡＮＤＩの出力は°“０゛
′となり、代ってＡＮＤ２の出力は１”に切替わる。論
理和回路ＯＲの出力である制御停止信号（ＳＹＤＷＮ）
は実際には殆んど変化することはないが、ＣＰＵのクロ
ックのタイミング等により一時的に制御停止信号が発生
することもある。この時は切替り時間経過後に自動復帰
する。
従来の冗長計算機システムの制御装置は以上のように構
成されているので、冗長計算機と制御停止信号生成手段
との間に３信号線が必要であり、かつ該制御停止信号生
成手段内に論理回路を組む必要があり、ワイヤリングや
価格構成上からも好ましくない等の課題があった。この
発明は上記のような課題を解決するためになされたもの
で、冗長制御部からの信号を不要として２信号線とする
と共に、プライマリ計算機とリザーブ計算機からのＣＰ
Ｕ停止信号（通常はＣＰＵ制御中の信号で“１”の論理
和をとるだけでシステム停止信号を得ることができる冗
長計算機システムの制御装置を得ることを目的とする。
成されているので、冗長計算機と制御停止信号生成手段
との間に３信号線が必要であり、かつ該制御停止信号生
成手段内に論理回路を組む必要があり、ワイヤリングや
価格構成上からも好ましくない等の課題があった。この
発明は上記のような課題を解決するためになされたもの
で、冗長制御部からの信号を不要として２信号線とする
と共に、プライマリ計算機とリザーブ計算機からのＣＰ
Ｕ停止信号（通常はＣＰＵ制御中の信号で“１”の論理
和をとるだけでシステム停止信号を得ることができる冗
長計算機システムの制御装置を得ることを目的とする。
【課題を解決するための手段］
この発明に係る冗長計算機システムの制御装置は、プラ
イマリ側の制御権を得て通常の運転を続行するプライマ
リ計算機と、そのプライマリ計算機に故障が発生すると
プライマリ側の制御権をリザーブ側の制御権に切替えプ
ライマリ計算機に代って運転を継続するリザーブ計算機
と、そのプライマリ計算機又はリザーブ計算機のどちら
か一方に故障が発生すると、その故障した計算機にＣＰ
Ｕ停止信号を与え、他方の健全な計算機に制御権信号を
出力する冗長制御部と、そのプライマリ計算機及びリザ
ーブ計算機内に設けられ、夫々該当する計算機のＣＰＵ
停止信号（負論理）とＣＰＵ制御モード信号（正論理）
とを入力としＣＰＵ制御信号を出力する論理積回路を設
け、その２つの論理積回路の出力を論理和回路を介して
制御停止信号として受信するインターロック回路とを備
えて構成したものである。 【作用】 この発明における冗長計算機は、ＣＰＵ計算機停止信号
（負論理）とＣＰＵ制御モード信号（正論理）とを入力
とする論理積回路をプライマリ計算機及びリザーブ計算
機内に夫々設け、その２つの論理積回路から出力される
２種類の信号線を論理和回路に入力し、その論理和回路
の出力をインターロック回路に制御停止信号として与え
、冗長計算機から機外に出力される信号線の本数を減ら
すようにする。
イマリ側の制御権を得て通常の運転を続行するプライマ
リ計算機と、そのプライマリ計算機に故障が発生すると
プライマリ側の制御権をリザーブ側の制御権に切替えプ
ライマリ計算機に代って運転を継続するリザーブ計算機
と、そのプライマリ計算機又はリザーブ計算機のどちら
か一方に故障が発生すると、その故障した計算機にＣＰ
Ｕ停止信号を与え、他方の健全な計算機に制御権信号を
出力する冗長制御部と、そのプライマリ計算機及びリザ
ーブ計算機内に設けられ、夫々該当する計算機のＣＰＵ
停止信号（負論理）とＣＰＵ制御モード信号（正論理）
とを入力としＣＰＵ制御信号を出力する論理積回路を設
け、その２つの論理積回路の出力を論理和回路を介して
制御停止信号として受信するインターロック回路とを備
えて構成したものである。 【作用】 この発明における冗長計算機は、ＣＰＵ計算機停止信号
（負論理）とＣＰＵ制御モード信号（正論理）とを入力
とする論理積回路をプライマリ計算機及びリザーブ計算
機内に夫々設け、その２つの論理積回路から出力される
２種類の信号線を論理和回路に入力し、その論理和回路
の出力をインターロック回路に制御停止信号として与え
、冗長計算機から機外に出力される信号線の本数を減ら
すようにする。
以下、この発明の一実施例を図について説明する。図中
、第５図と同一の部分は同一の符号をもって図示した第
１図において、冗長計算機１からはプライマリ側制御中
（ＰＣＴＬ）、とリザーブ側制御中（ＲＣＴＬ）の２信
号線が出力され、両信号線の信号を制御停止信号生成手
段４で（正論理）論理和○Ｒしてその出力を制御停止信
号（丁ＹＳＤＷＮ）としてインターロック回路２に入力
する。 次に第１図の動作を第２図のタイムチャートを参照して
説明する。まず、通常の運転状態では、プライマリ側Ｃ
ＰＵ停止信号（正論理）（ＰＷＤＴ）、プライマリ側Ｃ
ＰＵ制御モード（正論理）（Ｐ Ａ Ｃ’Ｔ’ ）は共
に１°“であるので、プライマリ側ＣＰＵ制御中（ＰＣ
ＴＬ）（論理積Ａ Ｎ Ｄ １ ｒの出力）は“１”、
よって（正論理）論理和ＯＲの出力も当然“１”である
。そこで時刻ｔ１において、プライマリ計算機に故障が
発生すると（ＰＷＤＴ）は“１”から０”に変化するが
（ＰＡＣＴ）はそのまま“１”であるので、当然（ＰＣ
ＴＬ）は１″から０”に反転する。この時、冗長制御部
（ＵＡＣ）からは（ＰＷＤＴ）の１”から“０”信号へ
の変化により（ＳＡＶＥ）が“１”から０”に切替って
プライマリ側制御中（ＰＣＴＬ）を°゛１“から“０”
に落して停止させるが、代ってリザーブ計算＠ＩＲに対
して（ＳＡＶＥ）が°°０″から“１″に切替わるので
、時刻ｔ３においてリザーブ側ＣＰＵ制御信号（ＲＡＣ
Ｔ）が“０°゛から“１′′に変わり、リザーブ計算機
ＩＲが制御権を獲得し、制御モードとなる。 時刻ｔ４において、読いてリザーブ側ＣＰＵ制御中（Ｒ
ＣＴＬ）が“０゛から１゛になると制御停止信号（ＳＹ
ＳＤＷＮ）はそのまま出力し続ける。しかし、この場合
にも上述したように一時的に制御停止信号（ＳＹＳＤＷ
Ｎ）が出力されることもあるが切替り時間経過後に自動
復帰する。また、第３図は、この発明の他の実施例を示
すプロ・ンク構成図で、第１図に示した制御停止信号生
成手段４の論理和回路ＯＲをフォト・カプラ（ＰＣ）を
用いてワイヤード・オアしたもので、この場合には冗長
計算機１から、１本の信号線がインターロック回路に人
力されるのみでよい。
、第５図と同一の部分は同一の符号をもって図示した第
１図において、冗長計算機１からはプライマリ側制御中
（ＰＣＴＬ）、とリザーブ側制御中（ＲＣＴＬ）の２信
号線が出力され、両信号線の信号を制御停止信号生成手
段４で（正論理）論理和○Ｒしてその出力を制御停止信
号（丁ＹＳＤＷＮ）としてインターロック回路２に入力
する。 次に第１図の動作を第２図のタイムチャートを参照して
説明する。まず、通常の運転状態では、プライマリ側Ｃ
ＰＵ停止信号（正論理）（ＰＷＤＴ）、プライマリ側Ｃ
ＰＵ制御モード（正論理）（Ｐ Ａ Ｃ’Ｔ’ ）は共
に１°“であるので、プライマリ側ＣＰＵ制御中（ＰＣ
ＴＬ）（論理積Ａ Ｎ Ｄ １ ｒの出力）は“１”、
よって（正論理）論理和ＯＲの出力も当然“１”である
。そこで時刻ｔ１において、プライマリ計算機に故障が
発生すると（ＰＷＤＴ）は“１”から０”に変化するが
（ＰＡＣＴ）はそのまま“１”であるので、当然（ＰＣ
ＴＬ）は１″から０”に反転する。この時、冗長制御部
（ＵＡＣ）からは（ＰＷＤＴ）の１”から“０”信号へ
の変化により（ＳＡＶＥ）が“１”から０”に切替って
プライマリ側制御中（ＰＣＴＬ）を°゛１“から“０”
に落して停止させるが、代ってリザーブ計算＠ＩＲに対
して（ＳＡＶＥ）が°°０″から“１″に切替わるので
、時刻ｔ３においてリザーブ側ＣＰＵ制御信号（ＲＡＣ
Ｔ）が“０°゛から“１′′に変わり、リザーブ計算機
ＩＲが制御権を獲得し、制御モードとなる。 時刻ｔ４において、読いてリザーブ側ＣＰＵ制御中（Ｒ
ＣＴＬ）が“０゛から１゛になると制御停止信号（ＳＹ
ＳＤＷＮ）はそのまま出力し続ける。しかし、この場合
にも上述したように一時的に制御停止信号（ＳＹＳＤＷ
Ｎ）が出力されることもあるが切替り時間経過後に自動
復帰する。また、第３図は、この発明の他の実施例を示
すプロ・ンク構成図で、第１図に示した制御停止信号生
成手段４の論理和回路ＯＲをフォト・カプラ（ＰＣ）を
用いてワイヤード・オアしたもので、この場合には冗長
計算機１から、１本の信号線がインターロック回路に人
力されるのみでよい。
以上のようにこの発明によれば、プライマリ計算機とリ
ザーブ計算機内にＣＰＵ計算機停止信号（負論理）とＣ
ＰＵ！ＩＩ御モード信号（正論理）とを入力とする論理
積回路を夫々設け、その論理積回路から出力される２種
類の信号線を論理和回路に入力し、その論理和回路の出
力をインターロック回路に制御停止信号として与えるの
で、冗長制御部から外部に出力される信号線が不要とな
って、２つの信号線で制御できると共に、ワイヤード・
オアすることによりｌ信号線とすることも可能となるの
で、ワイヤリングの簡単化及び配線工数の低減とを図る
ことができ装置が安価となる効果がある。
ザーブ計算機内にＣＰＵ計算機停止信号（負論理）とＣ
ＰＵ！ＩＩ御モード信号（正論理）とを入力とする論理
積回路を夫々設け、その論理積回路から出力される２種
類の信号線を論理和回路に入力し、その論理和回路の出
力をインターロック回路に制御停止信号として与えるの
で、冗長制御部から外部に出力される信号線が不要とな
って、２つの信号線で制御できると共に、ワイヤード・
オアすることによりｌ信号線とすることも可能となるの
で、ワイヤリングの簡単化及び配線工数の低減とを図る
ことができ装置が安価となる効果がある。
第１図はこの発明の一実施例による冗長計算機システム
の構成を示すブロック図、第２図は第１図の動作順序を
説明するためのタイムチャート、第３図はこの発明の他
の実施例を示すブロック回路構成図、第４図は一般的な
冗長計算機を含むプロセス制御システムの概念図、第５
図は従来の冗長計算機システムを示すブロック構成図、
第６図は第５図の動作順序を説明するためのタイムチャ
ートである。 図において、ＩＰはプライマリ計算機、ＩＲはリザーブ
計算機、ＵＡＣは冗長制御部、Ａ Ｎ Ｄ Ｉ ＰＡＮ
Ｄ２Ｒは論理積回路、ＯＲは論理和回路、２はインター
ロック回路、４は制御停止信号生成手段である。 なお、図中、同一符号は同一、又は相当部分を示す。 （外２名） 第２図 １ｔ２ ｔｓ５＊
の構成を示すブロック図、第２図は第１図の動作順序を
説明するためのタイムチャート、第３図はこの発明の他
の実施例を示すブロック回路構成図、第４図は一般的な
冗長計算機を含むプロセス制御システムの概念図、第５
図は従来の冗長計算機システムを示すブロック構成図、
第６図は第５図の動作順序を説明するためのタイムチャ
ートである。 図において、ＩＰはプライマリ計算機、ＩＲはリザーブ
計算機、ＵＡＣは冗長制御部、Ａ Ｎ Ｄ Ｉ ＰＡＮ
Ｄ２Ｒは論理積回路、ＯＲは論理和回路、２はインター
ロック回路、４は制御停止信号生成手段である。 なお、図中、同一符号は同一、又は相当部分を示す。 （外２名） 第２図 １ｔ２ ｔｓ５＊
Claims (1)
- プライマリ側の制御権を得て通常の運転を続行するプラ
イマリ計算機と、前記プライマリ計算機に故障が発生す
るとプライマリ側の制御権をリザーブ側の制御権に切替
えプライマリ計算機に代って運転を継続するリザーブ計
算機と、前記プライマリ計算機、またはリザーブ計算機
のどちらか一方に故障が発生すると、その故障計算機に
ＣＰＵ停止信号を与え、他方、健全な計算機にＣＰＵ制
御モード信号を出力する冗長制御部と、前記プライマリ
計算機及びリザーブ計算機内に設けられ、夫々該当する
計算機のＣＰＵ停止信号とＣＰＵ制御モード信号とを入
力としＣＰＵ制御中信号を出力する論理積回路を設け、
前記２つの論理積回路の出力を論理和回路を介して制御
停止信号として受信するインターロック回路とを備えた
冗長計算機システムの制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2146931A JPH0738163B2 (ja) | 1990-06-05 | 1990-06-05 | 冗長計算機システムの制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2146931A JPH0738163B2 (ja) | 1990-06-05 | 1990-06-05 | 冗長計算機システムの制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0439741A true JPH0439741A (ja) | 1992-02-10 |
| JPH0738163B2 JPH0738163B2 (ja) | 1995-04-26 |
Family
ID=15418812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2146931A Expired - Fee Related JPH0738163B2 (ja) | 1990-06-05 | 1990-06-05 | 冗長計算機システムの制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738163B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7208714B2 (en) | 2003-09-09 | 2007-04-24 | Minebea Co., Ltd. | Optical displacement sensor and external force detecting device |
-
1990
- 1990-06-05 JP JP2146931A patent/JPH0738163B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7208714B2 (en) | 2003-09-09 | 2007-04-24 | Minebea Co., Ltd. | Optical displacement sensor and external force detecting device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0738163B2 (ja) | 1995-04-26 |
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