JPS63200201A - 制御装置の二重化方式 - Google Patents
制御装置の二重化方式Info
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- JPS63200201A JPS63200201A JP3266787A JP3266787A JPS63200201A JP S63200201 A JPS63200201 A JP S63200201A JP 3266787 A JP3266787 A JP 3266787A JP 3266787 A JP3266787 A JP 3266787A JP S63200201 A JPS63200201 A JP S63200201A
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- control device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、マイクロコンピュータを用いた制御装置の二
重化方式に関する。
重化方式に関する。
マイクロコンピュータを用いた制御装置の二重化方式と
しては、一つのタクトのもとて互いに動作を常に確認し
合って、交互に作動させるものが知られている（ Ｙ
Ｅ Ｗ ＣＥＮＴＵＭ参照）。
しては、一つのタクトのもとて互いに動作を常に確認し
合って、交互に作動させるものが知られている（ Ｙ
Ｅ Ｗ ＣＥＮＴＵＭ参照）。
１）現在の制御装置はマイクロコンピュータを用いてい
るのが一般的であるが、複数台を相互に通信で結合して
いるために、負荷は一定とならないものである。このた
め、タクトの周期はマイクロコンピュータの負荷の最大
値で決定せざるを得ず。
るのが一般的であるが、複数台を相互に通信で結合して
いるために、負荷は一定とならないものである。このた
め、タクトの周期はマイクロコンピュータの負荷の最大
値で決定せざるを得ず。
通常の一演算制御時間には余裕時間を充分すぎる程にも
ってしまうことになる。
ってしまうことになる。
したがって、高速演算制御には不適格なものとなってし
まう。
まう。
２）一方の制御装置が故障してしまった場合その制御装
置の一演算制御時間は何もなされなくなり。
置の一演算制御時間は何もなされなくなり。
システム全体としてみた場合に、−演算制御時間が２倍
になって、やはり高速演算制御には不適格なものとなっ
てしまう。
になって、やはり高速演算制御には不適格なものとなっ
てしまう。
３）タクトとなる一演算周期を発生させるクロックを二
重化させることは、技術的に困難となり、特にクロック
が故障によって途中で切り換ってしまうことは絶対に避
けなければならないという問題がある。
重化させることは、技術的に困難となり、特にクロック
が故障によって途中で切り換ってしまうことは絶対に避
けなければならないという問題がある。
このような事情に鑑み、本発明の目的は、−演算制御時
間の無駄を省くとともに、一方が故障した際の一演算制
御時間を故障のない状態のシステムと同一演算制御時間
で運転を継続できる制御装置の二重化方式を提供するに
ある。
間の無駄を省くとともに、一方が故障した際の一演算制
御時間を故障のない状態のシステムと同一演算制御時間
で運転を継続できる制御装置の二重化方式を提供するに
ある。
〔問題点を解決するための手段〕
このような目的を達成するため１本発明は、１）タクト
のクロック発生回路をなくシ、その代りクロックは各々
の制御装置の一演算制御時間を活用するようにした。
のクロック発生回路をなくシ、その代りクロックは各々
の制御装置の一演算制御時間を活用するようにした。
２）一方の制御装置が故障した際は一演算制御終了で発
生する信号を自己の制御装置の再スタート信号とするこ
とにより、システムとしての一演算制御時間を故障しな
い状態の場合と同じにする。
生する信号を自己の制御装置の再スタート信号とするこ
とにより、システムとしての一演算制御時間を故障しな
い状態の場合と同じにする。
３）前記故障の修復時の再スタートは自動的に行なえる
ようにする。
ようにする。
すなわち、本願発明は、定電圧電源装置、この定電圧電
源装置によって操作される電子計算機部およびプロセス
との入出力部とからなる制御装置とをそれぞれ二組備え
、一方の前記制御装置の一演算制御の終了をもって他方
の前記制御装置の一演算制御を開始させ、該演算制御終
了信号で前記一方の制御装置へ演算制御動作を引渡す制
御装置の二重化方式において、前記各制御装置は、各電
子計算機部へ独立した演算制御を開始する割込信号発生
回路、各電子計算機部から発生する一演算制御終了信号
を受信し相互にこれを受け渡しこれを割込信号に変換す
る回路、前記一演算制御終了信号の発生が一定時間発生
しない場合、これを検出し一組の正常な制御装置で一演
算制御の同期時間を変えることのない割込信号を発生さ
せる回路とを具備することを特徴とするものである。
源装置によって操作される電子計算機部およびプロセス
との入出力部とからなる制御装置とをそれぞれ二組備え
、一方の前記制御装置の一演算制御の終了をもって他方
の前記制御装置の一演算制御を開始させ、該演算制御終
了信号で前記一方の制御装置へ演算制御動作を引渡す制
御装置の二重化方式において、前記各制御装置は、各電
子計算機部へ独立した演算制御を開始する割込信号発生
回路、各電子計算機部から発生する一演算制御終了信号
を受信し相互にこれを受け渡しこれを割込信号に変換す
る回路、前記一演算制御終了信号の発生が一定時間発生
しない場合、これを検出し一組の正常な制御装置で一演
算制御の同期時間を変えることのない割込信号を発生さ
せる回路とを具備することを特徴とするものである。
このようにすれば１本願発明は。
１）マイクロコンピュータの割込信号を利用し一演算制
御をスタートさせている。
御をスタートさせている。
２）マイクロコンピュータから発する一演算制御終了信
号に着眼し、これをともに相手のコンピュータに割込み
として作用させている。
号に着眼し、これをともに相手のコンピュータに割込み
として作用させている。
３）一演算制御終了信号でたとえばワンショット（オフ
レディタイマ）を駆動させ、常にそのセット値をリセッ
トさせることにより、相手の故障の検出を行なうように
することができる。
レディタイマ）を駆動させ、常にそのセット値をリセッ
トさせることにより、相手の故障の検出を行なうように
することができる。
４）前記故障の検出信号により一演算制御終了信号を自
己の割込みにもどす手段たとえばゲート等を設けること
によって、システムとしての一演算制御時間を故障前と
変らなく維持させることができる。
己の割込みにもどす手段たとえばゲート等を設けること
によって、システムとしての一演算制御時間を故障前と
変らなく維持させることができる。
以下１本発明による制御方式の二重化方式の実施例につ
いて説明する。同図において、ｖＡＣは交流の接続電源
電圧、ＶＩＯ，Ｖｌｌは定電圧ＶｃｃｚｏおよびＶｃｃ
ｘｔを得る定電圧装置、ＣＰＵ１ｏおよびＣＰ Ｕｌｌ
はマイクロコンピュータまた、Ｐ羞１０ｓｏ 、 Ｐｌ
ｌｏｌｌは入出力装置で、前記ＣＰ Ｕ ｌｏ ｔＣＰ
ＵＩＩから得た信号５１０． Ｓ １１を、プラントＰ
ｏ。
いて説明する。同図において、ｖＡＣは交流の接続電源
電圧、ＶＩＯ，Ｖｌｌは定電圧ＶｃｃｚｏおよびＶｃｃ
ｘｔを得る定電圧装置、ＣＰＵ１ｏおよびＣＰ Ｕｌｌ
はマイクロコンピュータまた、Ｐ羞１０ｓｏ 、 Ｐｌ
ｌｏｌｌは入出力装置で、前記ＣＰ Ｕ ｌｏ ｔＣＰ
ＵＩＩから得た信号５１０． Ｓ １１を、プラントＰ
ｏ。
へ信号５ＦＩ１０として発したり、プラントＰＯＯから
信号を受けて前記プラントＰｏｏの制御を行なうように
なっている。ＭＥｏｏは共有メモリでＦＣＣ（故障修復
機能）が備わっている。Ｄｉｒ、 Ｄｌｌは二重化制御
装置でそれぞれマイクロコンピュータＣＰ Ｕｎｏ、
ＣＰ Ｕｉｔ間、および二重化制御装置ＤＩＧ、 Ｄｌ
ｌ間で相互に結合されている。
信号を受けて前記プラントＰｏｏの制御を行なうように
なっている。ＭＥｏｏは共有メモリでＦＣＣ（故障修復
機能）が備わっている。Ｄｉｒ、 Ｄｌｌは二重化制御
装置でそれぞれマイクロコンピュータＣＰ Ｕｎｏ、
ＣＰ Ｕｉｔ間、および二重化制御装置ＤＩＧ、 Ｄｌ
ｌ間で相互に結合されている。
図中、制御装置としては二点鎖線で囲まれたＣ ＯＮ
Ｔｚｔ、 ＣＯＮ Ｔｚｏで構成され、これらは相互に
動作をバラツクアップし、故障時におけるシステムダウ
ンを防止するようになっている。
Ｔｚｔ、 ＣＯＮ Ｔｚｏで構成され、これらは相互に
動作をバラツクアップし、故障時におけるシステムダウ
ンを防止するようになっている。
ここで、第１図に示す二重化制御装置Ｄ１ｏ。
Ｄｓｔの詳細構成図を第２図を用いて説明する。同図に
おいて、信号ｓ ｏｉｏは、ＣＯＮ Ｔ １０の一演算
制御終了信号５Ｄ２ｏと割込信号ｌＮＴｌ０とから構成
されている。前記割込信号ＩＮＴｚｏは前記ＣＰＵｔ。
おいて、信号ｓ ｏｉｏは、ＣＯＮ Ｔ １０の一演算
制御終了信号５Ｄ２ｏと割込信号ｌＮＴｌ０とから構成
されている。前記割込信号ＩＮＴｚｏは前記ＣＰＵｔ。
の−演算制御をスタートさせるための割込信号となり、
図中信号Ｓ Ａ１０と５Ａｚｏの論理和（ＯＲｔｏ）か
らなっている、前記信号Ｓ Ａ２Ｇは相手の一演算制御
終了信号８０２１を受け、タイマＴＤｚｏ、論理積Ａ２
０を経て得られるようになっている。前記論理回路Ａｇ
ｏの一方においては、操作電源投入時のトランジェント
信号による誤動作防止用タイマ 。
図中信号Ｓ Ａ１０と５Ａｚｏの論理和（ＯＲｔｏ）か
らなっている、前記信号Ｓ Ａ２Ｇは相手の一演算制御
終了信号８０２１を受け、タイマＴＤｚｏ、論理積Ａ２
０を経て得られるようになっている。前記論理回路Ａｇ
ｏの一方においては、操作電源投入時のトランジェント
信号による誤動作防止用タイマ 。
ＴＤｉｏのタイムアツプ信号を導びくようになっている
。また、前記ＴＤＩＯの論理否定出力はオフディレィ０
８ｚｏのカウントをロックするようになっており、ジュ
ータイムを確実に検出するようになっている。前記信号
Ｓ＾１０は、ｓＡｇｏが一定時間発生しない場合、相手
を故障として前記オフレディ１０で検出し、これを論理
積回路ＡＩＧの一方の入力として、信号５Ｄｚｏの発生
と共に信号Ｓ＾１ｏを発し、これを割込み信号ｌＮＴｌ
０としてＣＰＵｔ。
。また、前記ＴＤＩＯの論理否定出力はオフディレィ０
８ｚｏのカウントをロックするようになっており、ジュ
ータイムを確実に検出するようになっている。前記信号
Ｓ＾１０は、ｓＡｇｏが一定時間発生しない場合、相手
を故障として前記オフレディ１０で検出し、これを論理
積回路ＡＩＧの一方の入力として、信号５Ｄｚｏの発生
と共に信号Ｓ＾１ｏを発し、これを割込み信号ｌＮＴｌ
０としてＣＰＵｔ。
に送出するようになっている。これにより。
Ｃ０ＮＴＩＩが故障の場合はシステムとしての一演算制
御時間を変えることなく、Ｃ０ＮＴＩＯによって運転を
継続させるようになっている。
御時間を変えることなく、Ｃ０ＮＴＩＯによって運転を
継続させるようになっている。
以上は二重化制御袋［Ｄｚｏについて説明したが、他方
の二重化制御装置１Ｄｔｔにおいても同様の構成をとり
、これらは対称となっている。
の二重化制御装置１Ｄｔｔにおいても同様の構成をとり
、これらは対称となっている。
このような構成からなる制御方式の動作を以下、第３図
のタイムチャートを用いて説明する。このタイムチャー
トは電源投入時からの正常運転領域（１） 、Ｃ０ＮＴ
１０が故障した場合（１１）、Ｃ０ＮＴｔ。
のタイムチャートを用いて説明する。このタイムチャー
トは電源投入時からの正常運転領域（１） 、Ｃ０ＮＴ
１０が故障した場合（１１）、Ｃ０ＮＴｔ。
の修復後（ＩＩ）に区分けしている。
（１）電源投入時からの正常運転領域
まず、第３図（１）に示す（ａ）点でＶＡＣが確立され
、Ｖｃｃｌｏ、 ｔｔは第３図（２）の（ｂ）点で確立
される・信号５ＤＺＯｅ２ＬはＣＰ Ｕｌｏ、１１（１
’）前記ＶＣＣ！１０．１１の確立後イニシャライズ（
通常５０〜１００ｒｉｓ）され時期状態となり一演算制
御終了を同一信号を発する。しかし、このとき第３図（
３） 、 （４）に示すようにＶＴＤＩＯ，ＶＴＤＩＩ
はタイムアツプしておらず、したがってＩＮＴｚｏ及び
ＩＮＴＩＩを発してぃない、タイマＴＤｚｏは第３図（
３）に示すようにｔ１経過後（ｃ）点でタイムアツプす
る。ｔｌは一演算制御時間のほぼ最大値に設定される値
となっている。一方タイマＴ Ｄ ｌ ｔは第３図（４
）に示すようにｔ２経過後（ｇ）点でタイムアツプする
ようになっており、ｔ２は前記ｔ１の２倍に設定されて
いる。
、Ｖｃｃｌｏ、 ｔｔは第３図（２）の（ｂ）点で確立
される・信号５ＤＺＯｅ２ＬはＣＰ Ｕｌｏ、１１（１
’）前記ＶＣＣ！１０．１１の確立後イニシャライズ（
通常５０〜１００ｒｉｓ）され時期状態となり一演算制
御終了を同一信号を発する。しかし、このとき第３図（
３） 、 （４）に示すようにＶＴＤＩＯ，ＶＴＤＩＩ
はタイムアツプしておらず、したがってＩＮＴｚｏ及び
ＩＮＴＩＩを発してぃない、タイマＴＤｚｏは第３図（
３）に示すようにｔ１経過後（ｃ）点でタイムアツプす
る。ｔｌは一演算制御時間のほぼ最大値に設定される値
となっている。一方タイマＴ Ｄ ｌ ｔは第３図（４
）に示すようにｔ２経過後（ｇ）点でタイムアツプする
ようになっており、ｔ２は前記ｔ１の２倍に設定されて
いる。
一般に高速制御装置は１００ ｍ ｓ〜５００ｍ５の一
演算制御時間を有し、前記ｔｌはこの値に対応づけてい
る。前記タイマＴＩ）ｌｏのタイムアツプ（Ｃ点）によ
り、第３図（７）に示すように信号Ｓ＾２ｏが発生され
る。更に信号Ｓ Ａｇｏを発した（ｄ）点より、第３図
（８）に示すようにＩＮＴｉｏを（ｅ）点で発し、ＣＯ
Ｎ Ｔ ｔｏが第３図（１１）に示すように一演算制御
を開始する。信号Ｓ Ａｇｏの一方の入力は、タイマＴ
Ｄｚｏ（通常時１０〜２０ ｍ ｓ ）のタイムアツプ
信号が導びかれているが、このタイムアツプ時間はタイ
ムＴＤ１ｏな比べて小さいことから前記タイマＴＤｚｏ
のタイムアツプと同時に発するようになっている。また
信号５ＤｚｏはＣ０ＮＴＩＧが演算を開始した（ｆ）点
で消失する。次にＴＤｚｔのタイムアツプ点（ｇ）で、
すでにＣＯＮ Ｔ ｒｏが第１回目の演算周期を終了し
ており、ＴＤｚｎもカウントアツプ状態ゆえ、５Ｄｚｘ
が生じ、それにともない点（ｈ）でＩＮＴＩＩが生成さ
れＣ０ＮＴＩＩが一演算制御を開始するようになるａ
Ｃ０ＮＴＩＩが演算を開始すると（ｊ）点で信号５Ｄｚ
ｚが消失する。
演算制御時間を有し、前記ｔｌはこの値に対応づけてい
る。前記タイマＴＩ）ｌｏのタイムアツプ（Ｃ点）によ
り、第３図（７）に示すように信号Ｓ＾２ｏが発生され
る。更に信号Ｓ Ａｇｏを発した（ｄ）点より、第３図
（８）に示すようにＩＮＴｉｏを（ｅ）点で発し、ＣＯ
Ｎ Ｔ ｔｏが第３図（１１）に示すように一演算制御
を開始する。信号Ｓ Ａｇｏの一方の入力は、タイマＴ
Ｄｚｏ（通常時１０〜２０ ｍ ｓ ）のタイムアツプ
信号が導びかれているが、このタイムアツプ時間はタイ
ムＴＤ１ｏな比べて小さいことから前記タイマＴＤｚｏ
のタイムアツプと同時に発するようになっている。また
信号５ＤｚｏはＣ０ＮＴＩＧが演算を開始した（ｆ）点
で消失する。次にＴＤｚｔのタイムアツプ点（ｇ）で、
すでにＣＯＮ Ｔ ｒｏが第１回目の演算周期を終了し
ており、ＴＤｚｎもカウントアツプ状態ゆえ、５Ｄｚｘ
が生じ、それにともない点（ｈ）でＩＮＴＩＩが生成さ
れＣ０ＮＴＩＩが一演算制御を開始するようになるａ
Ｃ０ＮＴＩＩが演算を開始すると（ｊ）点で信号５Ｄｚ
ｚが消失する。
信号Ｓ＾２１の生成は、Ｃ０ＮＴ１０が一演算制御終了
信号５Ｄｚｏを発生していなければ論理積Ａｚｚの作用
によって発生することはない。以後Ｃ０ＮＴｎｏとＣＯ
Ｎ Ｔ ｉ １が交互に一演算制御を繰り返えす。
信号５Ｄｚｏを発生していなければ論理積Ａｚｚの作用
によって発生することはない。以後Ｃ０ＮＴｎｏとＣＯ
Ｎ Ｔ ｉ １が交互に一演算制御を繰り返えす。
（ＩＩ）ＣＯＮＴｚｏが故障した場合
第３図（１１）に示すように図中（ｘ）点でＣ０ＮＴＩ
Ｏが故障したと仮定するｍ ＣＯＮ Ｔ ｔｏは信号Ｓ
ｏｚｏを発しなくなり、オフディレィ０８ＩＩは最大
演算制御時間の約２倍の時間ｔ３が経過すると、第３図
（５）に示すように点（１１）でタイムアツプし、出力
を継続する。これにより信号Ｓ＾１１ を発し、第３図
（ｌＯ）に示す（ｎ）点を介し、 ＣＯＮ Ｔ １１が
一演算制御を開始する（ｐ）点（第３図（１２））で、
５Ｄｚｌを消失するとともに、前記ＣＯＮ Ｔ １１の
終了の（ｒ）点でｔ４後（ＩＮＴＩＩを受けＣＰＵｚｔ
が一連の効果が実るまでの時間で約１０〜２０ｍ５程度
）、再び、Ｃ０ＮＴＩＩが一演算制御を開始し、システ
ムとしての一演算制御時間を確得できる。
Ｏが故障したと仮定するｍ ＣＯＮ Ｔ ｔｏは信号Ｓ
ｏｚｏを発しなくなり、オフディレィ０８ＩＩは最大
演算制御時間の約２倍の時間ｔ３が経過すると、第３図
（５）に示すように点（１１）でタイムアツプし、出力
を継続する。これにより信号Ｓ＾１１ を発し、第３図
（ｌＯ）に示す（ｎ）点を介し、 ＣＯＮ Ｔ １１が
一演算制御を開始する（ｐ）点（第３図（１２））で、
５Ｄｚｌを消失するとともに、前記ＣＯＮ Ｔ １１の
終了の（ｒ）点でｔ４後（ＩＮＴＩＩを受けＣＰＵｚｔ
が一連の効果が実るまでの時間で約１０〜２０ｍ５程度
）、再び、Ｃ０ＮＴＩＩが一演算制御を開始し、システ
ムとしての一演算制御時間を確得できる。
（ＩＩ ） ＣＯＮ Ｔ ｔｏの修復後前記（Ｉｆ）に
てＣ０ＮＴｉｏを修復させ再実装する。
てＣ０ＮＴｉｏを修復させ再実装する。
これによりタイマＴＤＬｏがｔｌ後にタイムアウトにな
る。その後、第３図（７）に示すように５Ｄｚｔが発す
ればＣ０ＮＴＬＯが第３図（１１）に示すように起動す
る。このように信号５ＤｚｏをＣ０ＮＴＩＯが発生する
と第３図（６）に示すように（８）点でオフレディ０８
ｉｚはリセットされて正常動作となる。
る。その後、第３図（７）に示すように５Ｄｚｔが発す
ればＣ０ＮＴＬＯが第３図（１１）に示すように起動す
る。このように信号５ＤｚｏをＣ０ＮＴＩＯが発生する
と第３図（６）に示すように（８）点でオフレディ０８
ｉｚはリセットされて正常動作となる。
この場合タイマＴＤｚｏはＣＰＵＩＩの割込処理時間の
１０〜２０ｍ５の時間帯においてＣＯＮ Ｔ ｔｏ 。
１０〜２０ｍ５の時間帯においてＣＯＮ Ｔ ｔｏ 。
Ｃ０ＮＴ１ｔがともに一演算制御を開始する誤動作防止
の役割を果たす。
の役割を果たす。
すなわち、任意の時間帯にｔ４並びにＴＤｚｏのタイム
アツプ点が発生するが、ｔ４内にＴＤＩＯのタイムアツ
プ点が発生すると再びＣ０ＮＴ１ｏが同時に一演算制御
を開始する可能性を有する。しかしタイマＴＤ２１でこ
れに相当する時間待ちを設け、その設定値をｔ４より大
きくすることにより、互いの重なりを防止することがで
きる。
アツプ点が発生するが、ｔ４内にＴＤＩＯのタイムアツ
プ点が発生すると再びＣ０ＮＴ１ｏが同時に一演算制御
を開始する可能性を有する。しかしタイマＴＤ２１でこ
れに相当する時間待ちを設け、その設定値をｔ４より大
きくすることにより、互いの重なりを防止することがで
きる。
以後は全くの正常動作にもどるようになる。
以上説明したことから明らかなように、本発明によれば
、−演算制御時間の無駄を省くとともに、一方が故障し
た際の一演算制御時間を故障のない状態のシステムと同
一の演算制御時間で運転を継続できる制御装置の二重化
方式を得ることができるようになる。
、−演算制御時間の無駄を省くとともに、一方が故障し
た際の一演算制御時間を故障のない状態のシステムと同
一の演算制御時間で運転を継続できる制御装置の二重化
方式を得ることができるようになる。
第１図は本発明の制御装置の二重化方式の一実施例を示
すブロック図、第２図は前記制御装置の二重化方式の二
重化制御装置における詳細構成図。 第３図は本発明の制御装置の二重化方式の動作説明図で
ある。 Ｃ０ＮＴ工ｏ、Ｃ０ＮＴｘｔ−制御装置、ＣＰ Ｕ ｉ
ｏ ＊ＣＰＵＩ！・・・マイクロコンピュータ、Ｖｚ
ｏ、Ｖｔ□・・・電源装置、Ｐｉｌｏｔｏ、 Ｐｔ１０
ｔｔ−入出力装置、０１０、 Ｄｔｉ−二重化制御装置
、Ｍ Ｅ ｏｏ−Ｅ Ｑ Ｑ付メモリ。
すブロック図、第２図は前記制御装置の二重化方式の二
重化制御装置における詳細構成図。 第３図は本発明の制御装置の二重化方式の動作説明図で
ある。 Ｃ０ＮＴ工ｏ、Ｃ０ＮＴｘｔ−制御装置、ＣＰ Ｕ ｉ
ｏ ＊ＣＰＵＩ！・・・マイクロコンピュータ、Ｖｚ
ｏ、Ｖｔ□・・・電源装置、Ｐｉｌｏｔｏ、 Ｐｔ１０
ｔｔ−入出力装置、０１０、 Ｄｔｉ−二重化制御装置
、Ｍ Ｅ ｏｏ−Ｅ Ｑ Ｑ付メモリ。
Claims (1)
- 【特許請求の範囲】 １、定電圧電源装置、この定電圧電源装置によつて操作
される電子計算機部およびプロセスとの入出力部とから
なる制御装置とをそれぞれ二組備え、一方の前記制御装
置の一演算制御の終了をもつて他方の前記制御装置の一
演算制御を開始させ、該演算制御終了信号で前記一方の
制御装置へ演算制御動作を引渡す制御装置の二重化方式
において、 前記各制御装置は、各電子計算機部へ独立した演算制御
を開始する割込信号発生回路、各電子計算機部から発生
する一演算制御終了信号を受信し相互にこれを受け渡し
これを割込信号に変換する回路、前記一演算制御終了信
号の発生が一定時間発生しない場合、これを検出し一組
の正常な制御装置で一演算制御の同期時間を変えること
のない割込信号を発生させる回路とを具備することを特
徴とする制御装置の二重化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3266787A JPS63200201A (ja) | 1987-02-16 | 1987-02-16 | 制御装置の二重化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3266787A JPS63200201A (ja) | 1987-02-16 | 1987-02-16 | 制御装置の二重化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63200201A true JPS63200201A (ja) | 1988-08-18 |
Family
ID=12365218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3266787A Pending JPS63200201A (ja) | 1987-02-16 | 1987-02-16 | 制御装置の二重化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63200201A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56124963A (en) * | 1980-03-07 | 1981-09-30 | Meidensha Electric Mfg Co Ltd | Coupling system of double composite system |
| JPS5890202A (ja) * | 1981-11-24 | 1983-05-28 | Yokogawa Hokushin Electric Corp | プロセス制御装置 |
| JPS5983202A (ja) * | 1982-11-04 | 1984-05-14 | Hitachi Ltd | 制御装置間の情報授受方法 |
| JPS59149503A (ja) * | 1983-02-09 | 1984-08-27 | Toshiba Corp | 計算制御装置 |
| JPS60173602A (ja) * | 1983-09-13 | 1985-09-07 | ウエスチングハウス エレクトリック コ−ポレ−ション | 分散型プロセス制御装置 |
-
1987
- 1987-02-16 JP JP3266787A patent/JPS63200201A/ja active Pending
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