JPS6095671A - 共通バス・バツフア制御方式 - Google Patents
共通バス・バツフア制御方式Info
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- JPS6095671A JPS6095671A JP20204883A JP20204883A JPS6095671A JP S6095671 A JPS6095671 A JP S6095671A JP 20204883 A JP20204883 A JP 20204883A JP 20204883 A JP20204883 A JP 20204883A JP S6095671 A JPS6095671 A JP S6095671A
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、入出力命令の応答データをバッファから優先
的に読出して入出力命令の応答待ち時間を少な（するよ
うにした共通バス・バッファ制御方式に関するものであ
る。
的に読出して入出力命令の応答待ち時間を少な（するよ
うにした共通バス・バッファ制御方式に関するものであ
る。
第１図は同期スプリット方式の共通バスを介してデータ
処理装置と複数のアダプタとが接続されたシステムの１
例を示す図である。第１図において、１は共通バス、２
は主記憶、３はデータ処理装置、４はバッファ、５−１
と５−２はアダプタをそれぞれ示す。また、第１図にお
いて、点線はサイクル・スチール転送時のデータの流れ
を示し、１点鎖線は工１０命令によるデータ転送時のデ
ータの流れを示すものである。
処理装置と複数のアダプタとが接続されたシステムの１
例を示す図である。第１図において、１は共通バス、２
は主記憶、３はデータ処理装置、４はバッファ、５−１
と５−２はアダプタをそれぞれ示す。また、第１図にお
いて、点線はサイクル・スチール転送時のデータの流れ
を示し、１点鎖線は工１０命令によるデータ転送時のデ
ータの流れを示すものである。
第１図のようなシステムにおいては、データ転送は工１
０命令又はサイクル・スチールの実行により行われる。
０命令又はサイクル・スチールの実行により行われる。
バッファ４は、複数のアダプタから連続して送られて来
るデータを一時的に格納するものである。データ処理装
置３からアダプタ５−ｉ（ｉ ＝１．２）に対してＩ１
０命令の実行ン行う場合、アダプタ５−ｉからの応答待
ち時間の増大は、データ処理装置の命令処理能力のダウ
ンにつながる。
るデータを一時的に格納するものである。データ処理装
置３からアダプタ５−ｉ（ｉ ＝１．２）に対してＩ１
０命令の実行ン行う場合、アダプタ５−ｉからの応答待
ち時間の増大は、データ処理装置の命令処理能力のダウ
ンにつながる。
本発明は、上記の考察に基づくものであって、データ処
理装置の能力ダウンを防ぐために、入出力命令の応答待
ち時間ビ少なくできるようにした共通バス・バッファ制
御方式を提供することを目的としている。
理装置の能力ダウンを防ぐために、入出力命令の応答待
ち時間ビ少なくできるようにした共通バス・バッファ制
御方式を提供することを目的としている。
そしてそのため、本発明の共通バス・バッファ制御方式
は、同期スプリット方式で制御される共通バスビ介して
入出力命令及びサイクル・スチールの実行により他の装
置とのデータ転送を行い、他の装置より送られる入出力
命令の応答データ及びサイクル・スチール・データを一
時的に格納する複数個のバッファ単位より成るバッファ
を有するデータ処理装置において、他の装置から送られ
て米たデータが入出力命令の応答データであることを識
別する入出力命令応答識別回路及び入出力命令の応答デ
ータが格納されたバッファのアドレスを保持するアドレ
ス・レジスタを具備し、上記入出力命令応答識別回路に
おいて入出力命令の応答データであることが検出された
とき、上記アドレス・レジスタの内容を用いて上記バッ
ファから入出力命令の応答データを優先的に読出される
ように構成したことを特徴とするものである。
は、同期スプリット方式で制御される共通バスビ介して
入出力命令及びサイクル・スチールの実行により他の装
置とのデータ転送を行い、他の装置より送られる入出力
命令の応答データ及びサイクル・スチール・データを一
時的に格納する複数個のバッファ単位より成るバッファ
を有するデータ処理装置において、他の装置から送られ
て米たデータが入出力命令の応答データであることを識
別する入出力命令応答識別回路及び入出力命令の応答デ
ータが格納されたバッファのアドレスを保持するアドレ
ス・レジスタを具備し、上記入出力命令応答識別回路に
おいて入出力命令の応答データであることが検出された
とき、上記アドレス・レジスタの内容を用いて上記バッ
ファから入出力命令の応答データを優先的に読出される
ように構成したことを特徴とするものである。
以下１本発明７図面暑参照しつつ説明する。第２図は本
発明の１実施例のブロック図、第３図は第２図の実施例
の動作を説明する図である。
発明の１実施例のブロック図、第３図は第２図の実施例
の動作を説明する図である。
第２図において、６はＩ１０命令応答識別回路、７は書
込アドレス・レジスタ、８は＋１回路、９は書込アドレ
ス保持レジスタ、１０は読出アドレス・レジスタ、１１
は＋１回路、１２は読出アドレス保持レジスタ、１３は
比較回路、Ｇはゲートをそれぞれ示している。なお、第
１図と同一符号は同一物を示している。
込アドレス・レジスタ、８は＋１回路、９は書込アドレ
ス保持レジスタ、１０は読出アドレス・レジスタ、１１
は＋１回路、１２は読出アドレス保持レジスタ、１３は
比較回路、Ｇはゲートをそれぞれ示している。なお、第
１図と同一符号は同一物を示している。
バッファ４は複数のバッファ単位を有しており、複数の
バッファ単位のそれぞれにはアドレス０゜１、２．３・
・・が割当てられている。Ｉ１０応答識別回路６は、ア
ダプタから送られて米たデータがＩ１０命令に対するも
のであるか、或はサイクル・スチールのものかを識別す
るものである。なお、アダプタから送られて米るデータ
の先頭には、そのデータのサイズ情報及びそのデータが
サイクル−スケールのものか或はＩ１０命令に対するも
のであるかを示す識別情報を含むヘッダが付加されてい
る。書込アドレス・レジスタ７は、データを書込むべき
バッファ単位を指示するものであり、書込サイクル毎に
その値は＋１回路８により＋１される。書込アドレス保
持レジスタ９には、Ｉ１０命令応答識別回路６がＩ１０
命令の応答データを検出した時に、書込アドレス・レジ
スタ７の値がセットされる。バッファ４からデータ処理
装置３へのデータ転送が可能となると、読出アドレス−
１／ジスタ１０の値が読出アドレス保持レジスタ１２に
移され、しかる後に書込アドレス保持レジスタ９の内容
が読出アドレス・レジスタ１０に移され、対応するバッ
ファ単位のデータが読出される。
バッファ単位のそれぞれにはアドレス０゜１、２．３・
・・が割当てられている。Ｉ１０応答識別回路６は、ア
ダプタから送られて米たデータがＩ１０命令に対するも
のであるか、或はサイクル・スチールのものかを識別す
るものである。なお、アダプタから送られて米るデータ
の先頭には、そのデータのサイズ情報及びそのデータが
サイクル−スケールのものか或はＩ１０命令に対するも
のであるかを示す識別情報を含むヘッダが付加されてい
る。書込アドレス・レジスタ７は、データを書込むべき
バッファ単位を指示するものであり、書込サイクル毎に
その値は＋１回路８により＋１される。書込アドレス保
持レジスタ９には、Ｉ１０命令応答識別回路６がＩ１０
命令の応答データを検出した時に、書込アドレス・レジ
スタ７の値がセットされる。バッファ４からデータ処理
装置３へのデータ転送が可能となると、読出アドレス−
１／ジスタ１０の値が読出アドレス保持レジスタ１２に
移され、しかる後に書込アドレス保持レジスタ９の内容
が読出アドレス・レジスタ１０に移され、対応するバッ
ファ単位のデータが読出される。
しかる後に、読出アドレス保持レジスタ１２の値が読出
アドレス・レジスタ１０ｖｃ移される。これ以後は、読
出サイクル毎に読出アドレス・レジスタ１０の内容は、
＋１される。たｙし、比較回路１３が一致を出力したと
きは、信号ＲＩＮ’Ｈはオンとなり、バッファ４かもの
データ読出しは禁止される。なお、比較回路１３は、Ｉ
１０命令の応答データがバッファから読出された後に動
作状態となり、書込アドレス保持レジスタ９の値と読出
アドレスφレジスクｌＯの値とを比較するものである。
アドレス・レジスタ１０ｖｃ移される。これ以後は、読
出サイクル毎に読出アドレス・レジスタ１０の内容は、
＋１される。たｙし、比較回路１３が一致を出力したと
きは、信号ＲＩＮ’Ｈはオンとなり、バッファ４かもの
データ読出しは禁止される。なお、比較回路１３は、Ｉ
１０命令の応答データがバッファから読出された後に動
作状態となり、書込アドレス保持レジスタ９の値と読出
アドレスφレジスクｌＯの値とを比較するものである。
第３図は第２図の実施例の動作を説明する図である。図
示の例では、先ず、サイクル・スチール・データＣＹＳ
ＴＬ−Ａがバッファ４のアドレス０に書込まれ、サイク
ル−スチール囃データＣＹＳＴＬ−Ｂがアドレス１に書
込まれ、Ｉ１０命令の応答データがアドレス２に書込ま
れこれと同時にアドレス２が書込アドレス保持レジスタ
９に保持され、サイクル・スチール−データＣＹＳＴＬ
−Ｃがアドレス３に書込まれる。バッファ４からはアド
レス２に書込まれているＩ１０命令の応答データが最初
に読出され、次にアドレスＯのサイクル・スチール・デ
ータＣＹＳＴＬ−Ａが読出され次にアドレス１のサイク
ル−スチール拳データＣＹＳＴＬ−Ｂが読出され、次に
読出アドレス・レジスタ１０の値が２″となるがこの場
合は信号ＲＩＮＨがオンとなるのでバッファ４からデー
タは読出されず、次にアドレス３のスチール・データＣ
ＹＳＴＬ−Ｃが読出される。
示の例では、先ず、サイクル・スチール・データＣＹＳ
ＴＬ−Ａがバッファ４のアドレス０に書込まれ、サイク
ル−スチール囃データＣＹＳＴＬ−Ｂがアドレス１に書
込まれ、Ｉ１０命令の応答データがアドレス２に書込ま
れこれと同時にアドレス２が書込アドレス保持レジスタ
９に保持され、サイクル・スチール−データＣＹＳＴＬ
−Ｃがアドレス３に書込まれる。バッファ４からはアド
レス２に書込まれているＩ１０命令の応答データが最初
に読出され、次にアドレスＯのサイクル・スチール・デ
ータＣＹＳＴＬ−Ａが読出され次にアドレス１のサイク
ル−スチール拳データＣＹＳＴＬ−Ｂが読出され、次に
読出アドレス・レジスタ１０の値が２″となるがこの場
合は信号ＲＩＮＨがオンとなるのでバッファ４からデー
タは読出されず、次にアドレス３のスチール・データＣ
ＹＳＴＬ−Ｃが読出される。
以上の説明から明らかなように１本発明によれば、Ｉ１
０命令の応答データをバッファから優先的に読出してい
るので、入出力命令の応答待ち時間を少なくすることが
出来、データ処理装置の処理能力の向上が期待できる。
０命令の応答データをバッファから優先的に読出してい
るので、入出力命令の応答待ち時間を少なくすることが
出来、データ処理装置の処理能力の向上が期待できる。
第１図は同期スプリット方式の共通バスを介してデータ
処理装置と複数のアダプタとが接続されたシステムの１
例を示す図、第２図は本発明の１実施例のブロック図、
第３図は第２図の実施例の動作を説明する図である。 １・・・共通バス、２・・・主記憶、３・・・データ処
理装置、４・・・バッファ、５−１と５−２・・・アダ
プタ、６・・・Ｉ１０命令応答識別回路、７・・・書込
アドレスφレジスタ、８・・・＋１回路、９・・・書込
アドレス保持レジスタ、１０・・・読出アドレス・レジ
スタ、１１・・・＋１回路、１２・・・読出アドレス保
持レジスフ、１３・・・比較回路、Ｇ・・・ゲート。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 ヤ１図 ＭＳ、ＤＰＬｊヘ ナ３図
処理装置と複数のアダプタとが接続されたシステムの１
例を示す図、第２図は本発明の１実施例のブロック図、
第３図は第２図の実施例の動作を説明する図である。 １・・・共通バス、２・・・主記憶、３・・・データ処
理装置、４・・・バッファ、５−１と５−２・・・アダ
プタ、６・・・Ｉ１０命令応答識別回路、７・・・書込
アドレスφレジスタ、８・・・＋１回路、９・・・書込
アドレス保持レジスタ、１０・・・読出アドレス・レジ
スタ、１１・・・＋１回路、１２・・・読出アドレス保
持レジスフ、１３・・・比較回路、Ｇ・・・ゲート。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 ヤ１図 ＭＳ、ＤＰＬｊヘ ナ３図
Claims (1)
- 同期スプリット方式で制御される共通バスを介して、入
出力命令及びサイクル・スチールの実行により他の装置
とのデータ転送７行い、他の装置より送られる入出力命
令の応答データ及びサイクル番スチール・データを一時
的に格納する複数個のバッファ単位より成るバッファを
有するデータ処理装置において、他の装置から送られて
米だデータが入出力命令の応答データであることを識別
する入出力命令応答識別回路及び入出力命令の応答デー
タが格納されたバッファのアドレスを保持するアドレス
・レジスタを具備し、上記入出力命令応答識別回路にお
いて入出力命令の応答データであることが検出されたと
き、上記アドレス句レジスタの内容な用いて上記バッフ
ァから入出力命令の応答データを優先的に読出されるよ
うに構成したことを特徴とする共通バス・バッファ制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20204883A JPS6095671A (ja) | 1983-10-28 | 1983-10-28 | 共通バス・バツフア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20204883A JPS6095671A (ja) | 1983-10-28 | 1983-10-28 | 共通バス・バツフア制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6095671A true JPS6095671A (ja) | 1985-05-29 |
Family
ID=16451063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20204883A Pending JPS6095671A (ja) | 1983-10-28 | 1983-10-28 | 共通バス・バツフア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095671A (ja) |
-
1983
- 1983-10-28 JP JP20204883A patent/JPS6095671A/ja active Pending
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