JPH043980A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に、トランジスタを搭
載した単体構造の半導体装置に適用して有効な技術に関
するものである。

〔従来の技術〕

縦型の絶縁ゲート型電界効果トランジスタを搭載する単
体構造の半導体装置として、所謂パワートランジスタが
知られている。この絶縁ゲート型電界効果トランジスタ
は半導体基板でドレイン領域（ｎ型半導体領域）を構成
する。チャネル形成領域（ｐ型半導体領域）はトレイン
領域の主面部に形成される。ソース領域（ｎ型半導体領
域）はチャネル形成領域の主面部に形成される。ゲート
電極は、トレイン領域とソース領域との間において、チ
ャネル形成領域上にゲート絶縁膜を介在して構成される
。ゲート電極は通常ゲート材例えば多結晶珪素膜で形成
される。

絶縁ゲート型電界効果トランジスタは、例えば特開昭６
１−２４８４７５号公報に記載されるように、ゲート電
極、ソース領域の夫々を独立に外部端子（ポンディング
パッド）に接続する。この種の単体構造の半導体装置は
、複数個のトランジスタを回路システムとして集積化し
た所ｆｆＷＩｃやＬＳＩと異なり、アルミニウム配線の
単層構造で構成される。つまり、前記ゲート電極と外部
端子とを接続する配線、ソース領域と外部端子とを接続
する配線及び前記外部端子は単層のアルミニウム配線で
構成される。前記ＩＣやＬＳＩは、配線の引き回しに基
く配線の占有面積を低減するために２層又はそれ以上の
配線層数を有する多層構造で構成される。これに対して
、単体構造の半導体装置は、ゲート電極と外部端子間、
ソース領域と外部端子間の夫々を配線で結線するのみで
、交差配線の必要性がなく、多層構造にする必要がない
。

また、単体構造の半導体装置は、製造プロセスの増加に
なるので、アルミニウム配線の単層構造で構成される。

前記絶縁ゲート型電界効果トランジスタのゲート電極は
半導体基板の主面上の大半に形成される。

このゲート電極と外部端子とを接続するアルミニウム配
線は、つなぎ配線として平面的に細長いパターンで形成
され、半導体基板の主面上の少ない一部の領域を占有す
る。一方、ソース領域と外部端子とを接続するアルミニ
ウム配線は、前記一部の領域を除く、半導体基板の主面
上の大半の領域を占有する。

〔発明が解決しようとする課題〕

本発明者は、絶縁ゲート型電界効果トランジスタを搭載
する単体構造の半導体装置の開発に先立ち、以下の問題
点を見出した。

（１）前記絶縁ゲート型電界効果トランジスタのゲート
電極と外部端子との間を接続するアルミニウム配線の配
線幅が小さく、このアルミニウム配線の抵抗値が増大す
る。このため、絶縁ゲート型電界効果トランジスタのス
イッチング速度が低下し、半導体装置の周波数特性が劣
化する。

（２）前記ゲート電極と外部端子とを接続するアルミニ
ウム配線の下部において、半導体基板の主面上には素子
分離絶縁膜が形成される。この素子分離絶縁膜は半導体
基板の非活性領域に形成され、この非活性領域には絶縁
ゲート型電界効果トランジスタを搭載できない。このた
め、絶縁ゲート型電界効果トランジスタは、半導体基板
の活性領域の占有面積が低下し、ゲート幅寸法を充分に
確保できず、ソース領域−ドレイン領域間に流れる電流
量が減少するので、駆動能力が低下する。また、絶縁ゲ
ート型電界効果トランジスタの駆動能力を増加するには
、半導体基板の活性領域の面積を増加する必要があり、
半導体装置の集積度が低下する。

（３）前記問題点（１）を解決するために、アルミニウ
ム配線の本数或は面積を増加すると、逆に、ソース領域
と外部端子とを接続するアルミニウム配線の占有面積が
減少する。このため、絶縁ゲート型電界効果トランジス
タのソース領域に供給できる電流量が制限されるので、
駆動能力が低下する。また、前記ゲート電極と外部端子
とを接続するアルミニウム配線の本数或は面積の増加は
、素予分離絶縁膜の占有面積を増大し、半導体装置の集
積度を低下する。

（４）前記問題点（１）乃至（３）を解決するために、
アルミニウム配線の膜厚を厚くすると、製造プロセスで
の加工精度が低下する。加工精度の低下は、アルミニウ
ム配線のパターンサイズを増大し、前述の素子分離絶縁
膜の占有面積を増大する。また、加工精度の低下は、ア
ルミニウム配線のパターンサイズを増大し、絶縁ゲート
型電界効果トランジスタの配列ピッチを増大する。この
ため、半導体装置の集積度が低下する。

本発明の目的は、トランジスタを搭載する°単体構造の
半導体装置において、前記トランジスタの周波数特性を
改善することが可能な技術を提供することにある。

本発明の他の目的は、トランジスタを搭載する単体構造
の半導体装置において、前記トランジスタの駆動能力を
向上することが可能な技術を提供することにある。

本発明の他の目的は、トランジスタを搭載する単体構造
の半導体装置において、前記トランジスタの集積度を向
上することが可能な技術を提供することにある。

本発明の他の目的は、前記目的、他の目的のいずれか２
つを同時に達成することが可能な技術を提供することに
ある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

（１）半導体基板でドレイン領域を形成する絶縁ゲート
型電界効果トランジスタのゲート電極、ソース領域の夫
々が外部端子に接続される、単体構造の半導体装置にお
いて、前記絶縁ゲート型電界効果トランジスタのゲート
電極が、このゲート電極に比べて比抵抗値が小さい第１
金属配線で第１外部端子に接続されると共に、ソース領
域が、前記ゲート電極に比べて比抵抗値が／ｈさくかつ
第１金属配線と異なる導電層に形成される第２金属配線
で第２外部端子に接続される。

（２）前記手段（１）の第１金属配線は前記絶縁ゲート
型電界効果トランジスタのゲート電極の上層の導電層に
、前記第２金属配線は前記第１金属配線の上層の導電層
に夫々構成され、前記第１金属配線は第２金属配線の膜
厚に比べて薄い膜厚で構成される。

（３）前記手段（１）又は（２）の第１金属配線は前記
絶縁ゲート型電界効果トランジスタのゲート電極の上層
の導電層にこのゲート電極に沿って構成される。

（４）前記手段（１）の第１金属配線は前記絶縁ゲート
型電界効果トランジスタのゲート電極の上層の導電層に
構成され、前記第２金属配線は前記ゲート電極の上層の
導電層であって第１金属配線の上層又は下層の導電層に
構成され、この最上層の第２金属配線又は第１金属配線
をその下層の第１金属配線又は第２金属配線に比べて厚
い膜厚で構成し、この最上層の第２金属配線又は第１金
属配線で前記第１外部端子、第２外部端子の夫々を構成
する。

（５）前記手段（４）の第１外部端子、第２外部端子の
夫々は併せて半導体基板の全表面上を占有する。

〔作　　用〕

上述した手段（１）によれば、前記比抵抗値が小さい第
１金属配線で絶縁ゲート型電界効果トランジスタのゲー
ト抵抗値を低減し、スイッチング速度を速くできるので
、半導体装置の高周波特性を向上できると共に、前記比
抵抗値が小さい第２金属配線でソース抵抗値を低減し、
絶縁ゲート型電界効果トランジスタのソース領域−ドレ
イン領域間に流れる電流量を増加できるので、半導体装
置の駆動能力を向上できる。

上述した手段（２）によれば、前記第１金属配線の加工
精度を高め、この加工精度を高めた分、絶縁ゲート型電
界効果トランジスタのゲート電極の加工精度を高められ
るので、絶縁ゲート型電界効果トランジスタの占有面積
を縮小し、半導体装置の集積度を向上できる。

上述した手段（３）によれば、前記第１金属配線の下部
の領域を活性領域としく活性領域に第１金属配線を延在
し）、素子分離絶縁膜を低減できるので、この素子分離
絶縁膜の占有面積に相当する分、半導体装置の集積度を
向上できる。

上述した手段（４）によれば、前記第１外部端子、第２
外部端子の夫々を最上層の厚い膜厚の第２金属配線又は
第１金属配線で構成し、ボンディング時に第１外部端子
、第２外部端子の夫々の下部の損傷や破壊を低減できる
ので、第１外部端子、第２外部端子の夫々の下部を活性
領域とし、半導体装置の集積度を向上できる。

上述した手段（５）によれば、半導体基板の表面上の周
辺、中央のいずれかの位置に自由にボンディングを行う
ことができ、又ボンディング個所（数）の増減を自由に
設定できるので、活性領域においてボンディングを行う
、所！１１１　Ｂ　Ｐ　Ａ　（Ｂ　ｏｎｄｉｎｇ　Ｐａ
ｄ　ｏｎ　Ａｃｔｉｖｅａｒｅａ）化を図れる。

以下１本発明の構成について、絶縁ゲート型電界効果ト
ランジスタを搭載する単体構造の半導体装置（パワート
ランジスタ）に本発明を適用した実施例とともに説明す
る。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

（実施例■） 本発明の実施例Ｉである絶縁ゲート型電界効果トランジ
スタを搭載する単体構造の半導体装置の概略構成を第２
図（チップレイアウト図）で示す。

第２図に示すように、単体構造の半導体装［２０は平面
形状が方形状の半導体チップで構成される。

このサイズに限定されないが、単体構造の半導体装置２
０は例えば２　［ｍ　ｍ］　ｘ　２　［ｍ　ｍ］の方形
状の半導体チップで構成される。

この単体構造の半導体装置２０は２層配線構造で構成さ
れる。つまり、第１層目の金属配線８及びその上層の導
電層に形成される第２層目の金属配線１０で構成される
。金属配線８．１０の夫々は１例えば後述するゲート材
（多結晶珪素膜）に比べて比抵抗値が小さい、アルミニ
ウム又はアルミニウム合金で形成する。

前記２層配線構造のうち第１層目の金属配線８は、その
平面パターンの詳細については後述するが、バッファ領
域１３で周囲を囲まれた有効エリア１４内においてほぼ
全域に構成される。有効エリア１４内は絶縁ゲート型電
界効果トランジスタＱが配列される活性領域である。バ
ッファ領域１３は、絶縁ゲート型電界効果トランジスタ
Ｑの特にドレイン領域の耐圧を確保する目的で構成され
る。また、バッファ領域１３は、半導体チップの端面が
損傷した場合に、絶縁ゲート型電界効果トランジスタＱ
の特性に影響を及ぼさない目的で構成される。このバッ
ファ領域１３は例えば半導体チップの端面から内側に向
って約１０ｏ［μｍ］の寸法で構成される。

前記第１層目の金属配線８は主に絶縁ゲート型電界効果
トランジスタＱのゲート電極（６）に接続される金属配
線８Ｇ、ソース電極８Ｓの夫々を構成する。前記金属配
線８Ｇは眉間絶縁膜（９）に形成される開口９Ｇを通し
て外部端子（ポンディングパッド）ＩＯＧＰに接続され
る。外部端子１０ＧＰは第２層目の金属配線１０で形成
され、外部端子１００Ｐに必要な少ない面積において、
半導体装置２０の平面々積を占有する。外部端子１０Ｇ
Ｐには最終保護膜（１１）に形成されたボンディング開
口１１Ｔを通してボンディングワイヤ１２が接続される
。

前記２層配線構造のうち第２層目の金属配線１０は、そ
の平面パターンの詳細については同様に後述するが、有
効エリア１４内においてほぼ全域に構成される。第２層
目の金属配線１０は主に絶縁ゲート型電界効果トランジ
スタＱのソース領域（４）に接続される金属配線１０Ｓ
、外部端子１０８Ｐ及び前記外部端子１００Ｐを構成す
る。前記金属配線１０Ｓ、外部端子１０８Ｐの夫々は同
一導電層に形成されかつ一体に構成される。つまり、金
属配線１０Ｓは、外部端子１００Ｐの領域を除き、半導
体装置２０の平面々積の大半を占有し、外部端子１０８
Ｐは金属配線１０Ｓの一部の領域を利用し構成される。

外部端子１０８Ｐにはボンディング開口１１Ｔを通して
ボンディングワイヤ１２が接続される。

この単体構造の半導体装置２０の有効二リア１４内には
複数個の絶縁ゲート型電界効果トランジスタＱが規則的
に配置される。絶縁ゲート型電界効果トランジスタＱの
構成について、第１図（第３図のｎ−ｎ切断線で切った
領域に相当する要部断面図）、第３図（第２図の符号■
で囲まれた領域の要部拡大平面図）及び第４図（第２図
の符号■で囲まれた領域の要部拡大平面図）で示す。

第１図及び第３図に示すように、絶縁ゲート型電界効果
トランジスタＱは高不純物濃度のｎ゛型半導体基板１の
主面に構成される。具体的には、絶縁ゲート型電界効果
トランジスタＱはゴ型半導体基板１の主面上に成長させ
た低不純物濃度のｎ型エピタキシャル層２の主面に構成
される。例えば、ｎ゛型半導体基板１は４００〜５００
［μｍ］程度の厚さで構成される。ｎ型エピタキシャル
層２は５〜１００［μｍ］程度の膜厚で構成される。

この絶縁ゲート型電界効果トランジスタＱは、主にチャ
ネル形成領域、ゲート絶縁膜５、ゲート電極６、ソース
領域及びドレイン領域で構成される。

前記ドレイン領域はｎ型エピタキシャル層２及びｎ゛型
半導体基板１で構成される。ドレイン領域は図示しない
がｎ゛型半導体基板１の前記主面と対向する裏面を介し
て外部装置に接続される。

チャネル形成領域はゲート電極６間においてｎ型エピタ
キシャル層２の主面部に形成されたｐ型半導体領域３で
構成される。

ソース領域はゲート電極６の側部においてｐ型半導体領
域３の主面部に形成されたｎ゛型半導体領域４で構成さ
れる。

ゲート絶縁膜５はソース領域とドレイン領域との間にお
いてチャネル形成領域であるｐ型半導体領域３の主面上
に形成される。ゲート絶縁膜５は例えば酸化珪素膜で形
成される。

ゲート電極６は前記ゲート絶縁膜５上に形成される。こ
のゲート電極６はゲート材例えば多結晶珪素膜で形成さ
れる。ゲート電極６は、第３図に示すように、平面形状
が網目模様（メツシュ模様又は格子模様）に構成され、
有効エリア１４内のほぼ全域に配置される。前述のソー
ス領域であるｎ゛型半導体領域４はこのゲート電極６の
網目模様で囲まれた領域内においてチャネル形成領域の
主面部に形成される。

このように構成される絶縁ゲート型電界効果トランジス
タＱは、単体構造の半導体装置２０の有効エリア１４内
において、例えば約数万個、並列接続されて配列される
。つまり、絶縁ゲート型電界効果トランジスタＱは、そ
の配置数が増加すればするほど、単位面積当りのゲート
幅寸法が増加でき、ソース領域−ドレイン領域間に流せ
る電流量を増加できる。

前記絶縁ゲート型電界効果トランジスタＱのゲート電極
６は、第１層目の金属配線８で形成された金属配線８Ｇ
に接続され、この金属配線８Ｇを通して前述の外部端子
１００Ｐに接続される。金属配線８Ｇは、ゲート電極６
の上層の導電層に形成され、このゲート電極６の網目模
様と実質的に同様の網目模様で、ゲート電極６に沿って
延在しかつこのゲート電極６と電気的に接続される。ゲ
ート電極６、金属配線８Ｇの夫々の接続は層間絶縁膜７
に形成された開ロアＧを通して行われる。開ロアＧは、
第３図に示すようにゲート電極６の延在方向に所定のピ
ッチで複数個配置するか、図示しないがゲート電極６の
延在方向に細長いスリット形状で構成する。つまり、金
属配線８Ｇはゲート電極６のそれよりも比抵抗値が小さ
い裏打ち配線として構成する。したがって、金属配線８
Ｇの下部の領域は、ゲート電極６を延在する活性領域で
あるので、基本的に素子分離絶縁膜（フィールド酸化膜
）は存在しない。前記層間絶縁膜７は例えばステップカ
バレッジが良好なポリイミド系樹脂膜で形成する。前記
金属配線８Ｇは、ゲート電極６の配列ピッチを損なわな
いために、ゲート電極６と同程度或はそれに比べて若干
小さい配線幅寸法で形成する。また、金属配線８Ｇは、
加工精度を高めるために、薄い膜厚で形成する。例えば
、金属配線８は１［μｍｌ程度の膜厚で形成する。

前記絶縁ゲート型電界効果トランジスタＱのソース領域
であるゴ型半導体領域４は第１層目の金属配線８で形成
されたソース電極８Ｓに接続される。このソース電極８
Ｓは、ゲート電極６の網目模様で囲まれた領域内におい
て、平面形状が方形状の島領域で構成される。このソー
ス電極８Ｓは層間絶縁膜７に形成された開ロアＳを通し
てソース領域に接続される。このソース電極８Ｓは第２
層目の金属配線１０で形成された金属配線１０Ｓを通し
て外部端子１０５Ｐに接続される。ソース電極８Ｓ、金
属配線１０Ｓの夫々の接続は眉間絶縁膜９に形成された
開口９Ｓを通して行われる。層間絶縁膜９は前述の眉間
絶縁膜７と同様にポリイミド系樹脂膜で形成される。開
口９Ｓは複数個の夫々のソース電極８Ｓ毎に形成される
。金属配線１０Ｓは、前述のように有効エリア１４内に
おいて、外部端子１００Ｐ、ｌ０５Ｐの夫々の領域を除
き、全域に構成される。金属配線１０Ｓはソース抵抗値
を低減しかつボンディング時に下層の層や絶縁ゲート型
電界効果トランジスタＱに損傷を及ぼさない厚い膜厚で
形成する。例えば、金属配線１０Ｓは３．５〜５゜０［
μｍｌ程度の膜厚で形成する。

前記第２層目の金属配線１０の上層に形成される最終保
護膜１１は例えばポリイミド系樹脂膜で形成される。

このように、（１）ｎ″型半導体基板１　（及びｎ型エ
ピタキシャル層２）でドレイン領域を形成する絶縁ゲー
ト型電界効果トランジスタＱのゲート電極６、ソース領
域（ｎ″型半導体領域４）の夫々が外部端子１００　Ｐ
　、　ＩＯ８Ｐに接続される、単体構造の半導体装置２
０において、前記絶縁ゲート型電界効果トランジスタＱ
のゲート電極６が、このゲート電極６に比べて比抵抗値
が小さい金属配線８Ｇで外部端子１００Ｐに接続される
と共に、ソース領域（４）が、前記ゲート電極６に比べ
て比抵抗値が小さくかつ金属配線８Ｇと異なる導電層に
形成される金属配線１０Ｓで外部端子１０８Ｐに接続さ
れる。

この構成により、前記比抵抗値が小さい金属配線８０Ｐ
で絶縁ゲート型電界効果トランジスタＱのゲート抵抗値
を低減し、スイッチング速度を速くできるので、単体構
造の半導体装置２０の高周波数特性を向上できると共に
、前記比抵抗値が小さい金属配線１０Ｓでソース抵抗値
を低減し、絶縁ゲート型電界効果トランジスタＱのソー
ス領域−ドレイン領域間に流れる電流量を増加できるの
で、単体構造の半導体装置２０の駆動能力を向上できる
。

また、（２）前記構成（１）の金属配線８Ｇは前記絶縁
ゲート型電界効果トランジスタＱのゲート電極６の上層
の導電層に、前記金属配線１０Ｓは前記金属配線８Ｇの
上層の導電層に夫々構成され、前記金属配線８Ｇは金属
配線１０Ｓの膜厚に比べて薄い膜厚で構成される。この
構成により、前記金属配線８Ｇの加工精度を高め、この
加工精度を高めた分、絶縁ゲート型電界効果トランジス
タＱのゲート電極６の加工精度を高められるので、絶縁
ゲート型電界効果トランジスタＱの占有面積を縮小し、
単体構造の半導体装置２０の集積度を向上できる。

また、（３）前記構成（１）又は（２）の金属配線８Ｇ
は前記絶縁ゲート型電界効果トランジスタＱのゲート電
極６の上層の導電層にこのゲート電極６に沿って構成さ
れる。この構成により、前記金属配線８Ｇの下部の領域
を活性領域としく活性領域に金属配線８Ｇを延在し）、
素子分離絶縁膜を低減できるので、この素子分離絶縁膜
の占有面積に相当する分、単体構造の半導体装置２０の
集積度を向上できる。

また、（４）前記構成（１）の金属配線８Ｇは前記絶縁
ゲート型電界効果トランジスタＱのゲート電極６の上層
の導電層に構成され、前記金属配線１０Ｓは前記ゲート
電極６の上層の導電層であって金属配線８Ｇの上層に構
成され、この最上層の金属配線１０Ｓをその下層の金属
配線８Ｇに比べて厚い膜厚で構成し、この最上層の金属
配線１０Ｓで前記外部端子ＬＯＧ　Ｐ　、　１０ＳＰの
夫々を構成する。

この構成により、前記外部端子ＬＯＧ　Ｐ　、　ＩＯ８
Ｐの夫々を最上層の厚い膜厚の金属配線１０で構成し、
ボンディング時に外部端子ＬＯＧ　Ｐ　、　１０５　Ｐ
の夫々の下部の損傷や破壊を低減できるので、外部端子
１００　Ｐ　、　１０８Ｐの夫々の下部を活性領域とし
、絶縁ゲート型電界効果トランジスタＱを搭載でき、単
体構造の半導体装置２０の集積度を向上できる。

また、（５）前記構成（４）の外部端子１０ＧＰ、。

１０ＳＰの夫々は併せて半導体基板１の有効エリア１４
の全表面上を占有する。この構成により、半導体基板１
の表面上の周辺、中央のいずれかの位置に自由にボンデ
ィングを行うことができ、又ボンディング個所（数）の
増減を自由に設定できるので、活性領域においてボンデ
ィングを行う所謂ＢＰＡ（Ｂｏｎｄｉｎｇ　Ｐａｄ　ｏ
ｎ　Ａｃｔｉｖｅａｒｅａ）化を図れる。

（実施例■） 本実施例■は、前述の単体構造の半導体装置において、
絶縁ゲート型電界効果トランジスタのゲート電極に接続
される金属配線、ソース領域に接続される金属配線の夫
々の層を入れ変えた、本発明の第２実施例である。

本発明の実施例■である絶縁ゲート型電界効果トランジ
スタを搭載する単体構造の半導体装置の要部の構成を第
５図及び第６図（要部拡大平面図）で示す。

本実施例■の単体構造の半導体装置２０は、第５図及び
第６図に示すように、絶縁ゲート型電界効果トランジス
タＱのゲート電極６に第１層目の金属配線８で形成され
た金属ゲート電極８Ｇを介在して第２層目の金属配線１
０で形成された金属配線１０Ｇが接続される。金属ゲー
ト電極８Ｇは島形状で形成され、金属配線１０Ｇは、有
効エリア１４内において全域に形成され、外部端子１０
ＧＰに接続される。ソース領域であるｎ゛型半導体領域
４には第１層目の金属配線８で形成された網目模様の金
属配線８Ｓが接続される。金属配線８Ｓは外部端子１０
８Ｐに接続される。

このように構成される単体構造の半導体装置２０は、前
記実施例■と実質的に同様の効果を奏することができる
。

以上、本発明者によってなされた発明を、前記実施例に
基き具体的に説明したが、本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは勿論である。

例えば、本発明は、ｐ型半導体基板をドレイン領域とす
る絶縁ゲート型電界効果トランジスタを搭載した単体構
造の半導体装置に適用できる。

また、本発明は、半導体基板をコレクタ領域とするバイ
ポーラトランジスタを搭載した単体構造の半導体装置に
適用できる。この場合、例えば、本発明は、エミッタ領
域を第１層目の金属配線又は多結晶珪素膜で形成された
エミッタ電極を介して第１層目の金属配線に接続し、ベ
ース領域を第２層目の金属配線に接続する。

また、本発明は、単体構造の半導体装置を３層又はそれ
以上の多層金属配線構造で構成してもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

トランジスタを搭載する単体構造の半導体装置において
、前記トランジスタの周波数特性を改善することができ
る。

また、トランジスタを搭載する単体構造の半導体装置に
おいて、前記トランジスタの駆動能力を向上することが
できる。

また、トランジスタを搭載する単体構造の半導体装置に
おいて、前記トランジスタの集積度を向上することがで
きる。

また、前記効果のいずれか２つを同時に達成することが
できる。

【図面の簡単な説明】

第１図は、本発明の実施例Ｉである絶縁ゲート型電界効
果トランジスタを搭載する単体構造の半導体装置の要部
断面図、 第２図は、前記単体構造の半導体装置のチップレイアウ
ト図、 第３図及び第４図は、前記絶縁ゲート型電界効果トラン
ジスタの要部拡大平面図、 第５図及び第６図は、本発明の実施例■である絶縁ゲー
ト型電界効果トランジスタを搭載する単体構造の半導体
装置の要部拡大平面図である。 図中、１・・・半導体基板、２・・・エピタキシャル層
（ドレイン領域）、３・・・ｐ型半導体領域（チャネル
形成領域）、４・・・ｎ゛型半導体領域（ソース領域）
、６・・・ゲート電極、８．８Ｇ、８Ｓ・・・第１層目
の金属配線、１０．　ＬＯＧ、　ＩＯ８・・・第２層目
の金属配線、１０Ｇ　Ｐ　、　１０ＳＰ・・・外部端子
、Ｑ・・・絶縁ゲート型電界効果トランジスタである。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板でドレイン領域を形成する絶縁ゲート型
   電界効果トランジスタのゲート電極、ソース領域の夫々
   が外部端子に接続される、単体構造の半導体装置におい
   て、前記絶縁ゲート型電界効果トランジスタのゲート電
   極が、このゲート電極に比べて比抵抗値が小さい第１金
   属配線で第１外部端子に接続されると共に、ソース領域
   が、前記ゲート電極に比べて比抵抗値が小さくかつ第１
   金属配線と異なる導電層に形成される第２金属配線で第
   ２外部端子に接続されることを特徴とする半導体装置。 ２、前記第１金属配線は前記絶縁ゲート型電界効果トラ
   ンジスタのゲート電極の上層の導電層に、前記第２金属
   配線は前記第１金属配線の上層の導電層に夫々構成され
   、前記第１金属配線は第２金属配線の膜厚に比べて薄い
   膜厚で構成されることを特徴とする請求項１に記載の半
   導体装置。 ３、前記第１金属配線は前記絶縁ゲート型電界効果トラ
   ンジスタのゲート電極の上層の導電層にこのゲート電極
   に沿って構成されることを特徴とする請求項１又は請求
   項２に記載の半導体装置。 ４、前記第１金属配線は前記絶縁ゲート型電界効果トラ
   ンジスタのゲート電極の上層の導電層に構成され、前記
   第２金属配線は前記ゲート電極の上層の導電層であって
   第１金属配線の上層又は下層の導電層に構成され、この
   最上層の第２金属配線又は第１金属配線をその下層の第
   １金属配線又は第２金属配線に比べて厚い膜厚で構成し
   、この最上層の第２金属配線又は第１金属配線で前記第
   １外部端子、第２外部端子の夫々を構成したことを特徴
   とする請求項１に記載の半導体装置。 ５、前記第１外部端子、第２外部端子の夫々は併せて半
   導体基板の全表面上を占有することを特徴とする請求項
   ４に記載の半導体装置。