JPH0440005A - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPH0440005A JPH0440005A JP14678090A JP14678090A JPH0440005A JP H0440005 A JPH0440005 A JP H0440005A JP 14678090 A JP14678090 A JP 14678090A JP 14678090 A JP14678090 A JP 14678090A JP H0440005 A JPH0440005 A JP H0440005A
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- JP
- Japan
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- transistor
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- amplification
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- Pending
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- 230000010355 oscillation Effects 0.000 title claims abstract description 38
- 230000003321 amplification Effects 0.000 claims abstract description 25
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 25
- 230000000295 complement effect Effects 0.000 claims abstract description 4
- 238000001514 detection method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、相補型ＭＯ９（以下０Ｍ０８））う〔従来の
技術〕 従来第２図に示すように、発振回路の増幅部のＰ −ｃ
ｈ トランジスタ及びＮ−ｃｈトランジスタともトラ
ンジスタサイズの固定した、ＣＭＯ３発振回路が知られ
ていた。
技術〕 従来第２図に示すように、発振回路の増幅部のＰ −ｃ
ｈ トランジスタ及びＮ−ｃｈトランジスタともトラ
ンジスタサイズの固定した、ＣＭＯ３発振回路が知られ
ていた。
しかし従来のＣ！ＭＯ３発振回路では、製造上のばらつ
きや、動作温度の変化等により、発振波形の上下の波形
対称性が崩れるため、デジタル回路のクロックとして用
いた場合、パルス幅が変化し回路動作に支障をきたすと
いう問題を有していたそこで本発明においては、上記の
問題を解決するため、製造上のばらつきや動作温度の変
化によらず、常に波形対称性のよい発振波形を得ること
のできる発振回路を提供することを目的とする。
きや、動作温度の変化等により、発振波形の上下の波形
対称性が崩れるため、デジタル回路のクロックとして用
いた場合、パルス幅が変化し回路動作に支障をきたすと
いう問題を有していたそこで本発明においては、上記の
問題を解決するため、製造上のばらつきや動作温度の変
化によらず、常に波形対称性のよい発振波形を得ること
のできる発振回路を提供することを目的とする。
以上のような問題点を解決するため、本発明における発
振回路は、Ｐ ＝ ｃ ｈ トランジスタとＮ −ｃｈ
トランジスタとからなる相補型ＭＯ８トランジスタによ
り構成された、増幅部をもつ発振回路において、増幅部
のトランジスタの初期状態における入力電圧レベルに対
する、発振波形の上下の波形対称性を検出する検出手段
を有し、前記検出手段の出力により、増幅部のＰ−ｃｌ
ｌトランジスタの増幅能力、又はＮ −ｃ ｈ トラン
ジスタの増幅能力、又はＰ −ｃ ｈ 、 Ｎ −ｃ
ｈ両方のトランジスタの増幅能力を制御することを特徴
とする。
振回路は、Ｐ ＝ ｃ ｈ トランジスタとＮ −ｃｈ
トランジスタとからなる相補型ＭＯ８トランジスタによ
り構成された、増幅部をもつ発振回路において、増幅部
のトランジスタの初期状態における入力電圧レベルに対
する、発振波形の上下の波形対称性を検出する検出手段
を有し、前記検出手段の出力により、増幅部のＰ−ｃｌ
ｌトランジスタの増幅能力、又はＮ −ｃ ｈ トラン
ジスタの増幅能力、又はＰ −ｃ ｈ 、 Ｎ −ｃ
ｈ両方のトランジスタの増幅能力を制御することを特徴
とする。
上記のよ５に構成された発振回路において、発振波形を
積分回路を用いて波形対称性に応じた直流電圧に変換し
、比較器によりあらかじめ設定した基準電圧源の電位と
比較し、その結果によって、発振信号を増幅するトラン
ジスタのＰ−ｃｈトランジスタとＮ−ｃｈトランジスタ
の増幅能力比を変え、発振出力波形の上下の波形対称性
を補正することが出来るのである。
積分回路を用いて波形対称性に応じた直流電圧に変換し
、比較器によりあらかじめ設定した基準電圧源の電位と
比較し、その結果によって、発振信号を増幅するトラン
ジスタのＰ−ｃｈトランジスタとＮ−ｃｈトランジスタ
の増幅能力比を変え、発振出力波形の上下の波形対称性
を補正することが出来るのである。
以下に本発明の実施例を図面にもとづいて説明する。第
１図は本発明による実施例を示したもので、１は発振用
トランジスタ、２は振動子、５は発振用コンデンサ、４
は帰還抵抗、５は発振波形の波形対称性検出回路用トラ
ンジスタ、６は発振信号をその波形対称性に応じた直流
電圧に変えるための積分器、７は基準電圧源、８は積分
器６の出力と、基準電圧源７の電位とを比較し、基準電
圧源７の電位に対する発振波形の上下の波形対称性が変
化し、積分器の出力電位が基準電圧源７の電位より高（
なったときに信号を出力する比較器である。また比較器
８の出力により、基準電圧源７の制御を行なうことで、
積分器６の出力変化と比較器８の出力変化との間にヒス
テリシス特性をもたせ、比較器８に判定境界レベルの入
力があったとき、比較器８の出力が不安定にならないよ
うにしている。９はＰ−ｃｈトランジスタ、１０はＮ
−ｃ ｈ トランジスタであり、１１は発振信号の出力
端子である。ここで発振波形の上下の波形対称性が崩れ
下側に比べ上側の波形が大きくなって積分器乙の出力が
上がり、基準電圧源７の電位より高くなった場合、比較
器８の出力がローレベルからハイレベルとなる。これに
より増幅部の直列に接続されたＰ−ｃｈトランジスタの
電源側のトランジスタが導通状態となり、直列に接続さ
れたもう一方のＰ−ｃｈトランジスタが動作状態となる
。このため常時動作しているトランジスタの増幅能力に
加え、新たに動作状態となったトランジスタの分だけＰ
−ｃ ｈ側の増幅能力が増すことで、増幅部の出力波
形の上側の波形を下側の波形より太き（増幅することに
なり、上下の波形対称性を回復することができる。
１図は本発明による実施例を示したもので、１は発振用
トランジスタ、２は振動子、５は発振用コンデンサ、４
は帰還抵抗、５は発振波形の波形対称性検出回路用トラ
ンジスタ、６は発振信号をその波形対称性に応じた直流
電圧に変えるための積分器、７は基準電圧源、８は積分
器６の出力と、基準電圧源７の電位とを比較し、基準電
圧源７の電位に対する発振波形の上下の波形対称性が変
化し、積分器の出力電位が基準電圧源７の電位より高（
なったときに信号を出力する比較器である。また比較器
８の出力により、基準電圧源７の制御を行なうことで、
積分器６の出力変化と比較器８の出力変化との間にヒス
テリシス特性をもたせ、比較器８に判定境界レベルの入
力があったとき、比較器８の出力が不安定にならないよ
うにしている。９はＰ−ｃｈトランジスタ、１０はＮ
−ｃ ｈ トランジスタであり、１１は発振信号の出力
端子である。ここで発振波形の上下の波形対称性が崩れ
下側に比べ上側の波形が大きくなって積分器乙の出力が
上がり、基準電圧源７の電位より高くなった場合、比較
器８の出力がローレベルからハイレベルとなる。これに
より増幅部の直列に接続されたＰ−ｃｈトランジスタの
電源側のトランジスタが導通状態となり、直列に接続さ
れたもう一方のＰ−ｃｈトランジスタが動作状態となる
。このため常時動作しているトランジスタの増幅能力に
加え、新たに動作状態となったトランジスタの分だけＰ
−ｃ ｈ側の増幅能力が増すことで、増幅部の出力波
形の上側の波形を下側の波形より太き（増幅することに
なり、上下の波形対称性を回復することができる。
第５図は第１図の実施例における信号波形を示したもの
で、１２は発振用トランジスタ１の出力波形、１６は比
較器８の出力がハイレベルのときの出力端子１１０波形
、１４は同じくローレベルのときの出力端子１１０波形
である。
で、１２は発振用トランジスタ１の出力波形、１６は比
較器８の出力がハイレベルのときの出力端子１１０波形
、１４は同じくローレベルのときの出力端子１１０波形
である。
また第１図における積分器６と比較器８の代わりにＡＤ
コンバーターを用い、増幅用トランジスタのＰ −ｃ
ｈ側、Ｎ −ｃ ｈ側にＡＩＩ）コアバーターの出力に
より制御する複数のトランジスタを設けることで、発振
波形の上下の波形対称性に対し、て増幅用トランジスタ
のｐ −ｃ ｈ側とＮ −Ｑ、 ｈ 側の増幅能力を細
かく調整することができ、出力におビる発振波形の上下
の波形対称性をより正確にコントロールすることが可能
となる。
コンバーターを用い、増幅用トランジスタのＰ −ｃ
ｈ側、Ｎ −ｃ ｈ側にＡＩＩ）コアバーターの出力に
より制御する複数のトランジスタを設けることで、発振
波形の上下の波形対称性に対し、て増幅用トランジスタ
のｐ −ｃ ｈ側とＮ −Ｑ、 ｈ 側の増幅能力を細
かく調整することができ、出力におビる発振波形の上下
の波形対称性をより正確にコントロールすることが可能
となる。
本発明の発振回路により、半導体装置の製造上のばらつ
きや、動作温度の変化によって生じる、発振波形の上下
の波形対称性の崩れを補正することができ、常に狙った
上下の波形対称性を持つ発振波形を得ることが出来る。
きや、動作温度の変化によって生じる、発振波形の上下
の波形対称性の崩れを補正することができ、常に狙った
上下の波形対称性を持つ発振波形を得ることが出来る。
第１図は本発明による発振回路の実施例を示した図、第
２図は従来例による発振回路、第３図は第１図の実施例
における信号波形を示した図。 ｉ ・−−・−・発振用トランジスタ ２・−・・・−振動子 ５−−−・−・・発振用コンデンサ ４・・・・・・・−・帰還抵抗 ５−− ・−・、−・検出回路用トランジスタ６−−・
・−・−・積分器 ７−、−−・基準電圧源 ８−− ・−−−−比較器 ９・−・・・・・・−ｐ−ｃｈトランジスタ１０・・・
−−−−・Ｎ −ｃ ｈ トランジスタ１１−・・・・
・・−・出力端子
２図は従来例による発振回路、第３図は第１図の実施例
における信号波形を示した図。 ｉ ・−−・−・発振用トランジスタ ２・−・・・−振動子 ５−−−・−・・発振用コンデンサ ４・・・・・・・−・帰還抵抗 ５−− ・−・、−・検出回路用トランジスタ６−−・
・−・−・積分器 ７−、−−・基準電圧源 ８−− ・−−−−比較器 ９・−・・・・・・−ｐ−ｃｈトランジスタ１０・・・
−−−−・Ｎ −ｃ ｈ トランジスタ１１−・・・・
・・−・出力端子
Claims (1)
- Ｐ−ｃｈトランジスタとＮ−ｃｈトランジスタとからな
る相補型ＭＯＳトランジスタにより構成された、増幅部
をもつ発振回路において、増幅部のトランジスタの初期
状態における入力電圧レベルに対する、発振波形の上下
の波形対称性を検出する検出手段を有し、前記検出手段
の出力により、増幅部のＰ−ｃｈトランジスタの増幅能
力、又はＮ−ｃｈトランジスタの増幅能力、又はＰ−ｃ
ｈ、Ｎ−ｃｈ両方のトランジスタの増幅能力を制御する
ことを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14678090A JPH0440005A (ja) | 1990-06-05 | 1990-06-05 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14678090A JPH0440005A (ja) | 1990-06-05 | 1990-06-05 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0440005A true JPH0440005A (ja) | 1992-02-10 |
Family
ID=15415369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14678090A Pending JPH0440005A (ja) | 1990-06-05 | 1990-06-05 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0440005A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719517A (en) * | 1993-06-29 | 1998-02-17 | Mitsubishi Denki Kabushiki Kaisha | Clock generating circuit for digital circuit operating in synchronism with clock, semiconductor integrated circuit including them, and logical gate used for them |
-
1990
- 1990-06-05 JP JP14678090A patent/JPH0440005A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719517A (en) * | 1993-06-29 | 1998-02-17 | Mitsubishi Denki Kabushiki Kaisha | Clock generating circuit for digital circuit operating in synchronism with clock, semiconductor integrated circuit including them, and logical gate used for them |
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