JPH0440120A - 同期網における無線端局の同期切替装置 - Google Patents
同期網における無線端局の同期切替装置Info
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- JPH0440120A JPH0440120A JP14791690A JP14791690A JPH0440120A JP H0440120 A JPH0440120 A JP H0440120A JP 14791690 A JP14791690 A JP 14791690A JP 14791690 A JP14791690 A JP 14791690A JP H0440120 A JPH0440120 A JP H0440120A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
世界統一インタフェースＮＮＩからのフレーム同期の取
れた所定フォーマットの所要フレーム数ｎの同期多重化
信号ＳＴＭ−ｎを、伝送路を経て入力し並列伝送する予
備回線ｓｐと現用回線ＴＰの各受端信号を、各行が先頭
のオーバヘッドＳＯＨとポインタＰＴＨの９バイトと、
続く実情報２６１バイトの直列２７０バイトで並列９行
の所定速度１５５．５２Ｍｂ／ｓを持つ基本フレームＳ
ＴＭ−１で同期を取り、更にビット同期を取って相互に
切替える同期網における同期切替装置に関し、 ＮＮＩ同期網の無線端局で現用回線から予備回線への同
期切替を行う切替回路のハード構成が簡単で且つ切替え
られた予備回線の受端信号の送出の遅延が小さな回線切
替装置の実現を目的とし、基本フレームＳＴＭ−１の実
情報２６１バイトの中の各８７バイト（５１，８４Ｍｂ
／ｓ）の箱ＶＣ−３２の３箱の各先頭のオーバヘッドＳ
ＯＨとポインタＰＴＲを処理し予備回線と現用回線の箱
ＶＣ−３２夫々の周波数同期を取る予備と現用のＶＣレ
ベル終端部と、該予備と現用のＶＣレベル終端部が予備
回線と現用回線の箱ｖＣ３２の周波数同期を取った時の
出力の予備と現用のフレームパルスＦ Ｓｒ、 Ｆ Ｔ
ＰとデータＤ Ｓｒ、 Ｄ ＴＰとクロックＣＫ Ｓｒ
、 ＣＫ ｔｒ及び該予備と現用を取換えて選択する切
替器と、該切替器が該予備と現用を取換えて選択したフ
レームパルスとクロックにより前記オーバヘッドＳＯＨ
のタイムスロットの中央でＨレベルとＬレベルの切替タ
イミングを発生するクロック乗換器からなる切替回路と
、咳切替回路が選択したＶＣレベル終端部の出力のデー
タＤＳＰＩＤ ＴＰに所要のポインタＰＴＲを付加しス
タッフ処理も行うポインタ付加部を具え、現用回線の受
端信号が劣化した時、該切替回路が、予備側のシＣレベ
ル終端部によりＶＣレベルの周波数同期を取って出力し
た予備のフレームパルスＦ、ＰとデータＤ８．とクロッ
クＣＫ 、、を選択し、ポインタ付加部が所要のポイン
タＰＴＲを付加しスタッフ処理も行って所定フォーマッ
トの基本フレームＳＴ？ｌＩ−１とし更に所要フレーム
ｎの同期多重化信号ＳＴＭ−ｎＳＰに積み上げて出力す
るように構成する。
れた所定フォーマットの所要フレーム数ｎの同期多重化
信号ＳＴＭ−ｎを、伝送路を経て入力し並列伝送する予
備回線ｓｐと現用回線ＴＰの各受端信号を、各行が先頭
のオーバヘッドＳＯＨとポインタＰＴＨの９バイトと、
続く実情報２６１バイトの直列２７０バイトで並列９行
の所定速度１５５．５２Ｍｂ／ｓを持つ基本フレームＳ
ＴＭ−１で同期を取り、更にビット同期を取って相互に
切替える同期網における同期切替装置に関し、 ＮＮＩ同期網の無線端局で現用回線から予備回線への同
期切替を行う切替回路のハード構成が簡単で且つ切替え
られた予備回線の受端信号の送出の遅延が小さな回線切
替装置の実現を目的とし、基本フレームＳＴＭ−１の実
情報２６１バイトの中の各８７バイト（５１，８４Ｍｂ
／ｓ）の箱ＶＣ−３２の３箱の各先頭のオーバヘッドＳ
ＯＨとポインタＰＴＲを処理し予備回線と現用回線の箱
ＶＣ−３２夫々の周波数同期を取る予備と現用のＶＣレ
ベル終端部と、該予備と現用のＶＣレベル終端部が予備
回線と現用回線の箱ｖＣ３２の周波数同期を取った時の
出力の予備と現用のフレームパルスＦ Ｓｒ、 Ｆ Ｔ
ＰとデータＤ Ｓｒ、 Ｄ ＴＰとクロックＣＫ Ｓｒ
、 ＣＫ ｔｒ及び該予備と現用を取換えて選択する切
替器と、該切替器が該予備と現用を取換えて選択したフ
レームパルスとクロックにより前記オーバヘッドＳＯＨ
のタイムスロットの中央でＨレベルとＬレベルの切替タ
イミングを発生するクロック乗換器からなる切替回路と
、咳切替回路が選択したＶＣレベル終端部の出力のデー
タＤＳＰＩＤ ＴＰに所要のポインタＰＴＲを付加しス
タッフ処理も行うポインタ付加部を具え、現用回線の受
端信号が劣化した時、該切替回路が、予備側のシＣレベ
ル終端部によりＶＣレベルの周波数同期を取って出力し
た予備のフレームパルスＦ、ＰとデータＤ８．とクロッ
クＣＫ 、、を選択し、ポインタ付加部が所要のポイン
タＰＴＲを付加しスタッフ処理も行って所定フォーマッ
トの基本フレームＳＴ？ｌＩ−１とし更に所要フレーム
ｎの同期多重化信号ＳＴＭ−ｎＳＰに積み上げて出力す
るように構成する。
本発明は無線伝送路のフェージング等による障害を救済
するために現用回線の他に予備回線を備えた無線回線の
受信端局における現用回線の劣化時に予備回線へ切り替
える回線切替装置に係り。
するために現用回線の他に予備回線を備えた無線回線の
受信端局における現用回線の劣化時に予備回線へ切り替
える回線切替装置に係り。
特に世界統一の新しいネットワークノードインタフェー
スＮＮＩからの現用回線の受端信号と予備回線の受端信
号のフレーム同期を取り、更に切替時と切戻時にビット
誤りを発生しない様にビット同期を取って予備回線の受
端信号に切替える新同期網における無線端局の同期切替
装置に関する。
スＮＮＩからの現用回線の受端信号と予備回線の受端信
号のフレーム同期を取り、更に切替時と切戻時にビット
誤りを発生しない様にビット同期を取って予備回線の受
端信号に切替える新同期網における無線端局の同期切替
装置に関する。
世界統一のネットワークノードインタフェースＮＮＩ
は、日本及び米国の１．５Ｍｂ／ｓ ｘ ４＝、 ６．
３Ｍｂ／ｓの上位系列と、欧州の２ Ｍｂ／ｓ ｘ ４
＝ ８．４Ｍｂ／ｓの上位系列の非同期データ（スタッ
フ系）を統一して。
は、日本及び米国の１．５Ｍｂ／ｓ ｘ ４＝、 ６．
３Ｍｂ／ｓの上位系列と、欧州の２ Ｍｂ／ｓ ｘ ４
＝ ８．４Ｍｂ／ｓの上位系列の非同期データ（スタッ
フ系）を統一して。
ｎ ｘ １５５ Ｍｂ／ｓの所定フォーマットのフレー
ム同期された多重化信号ＳＴＭ−ｎ（Ｓ）＋ｎｃｈｒｏ
ｎｏｕｓ ＴｒａｎｓｐｏｒｔＭｏｄｕｌｅ−Ｌｅｖｅ
ｌ ｎ）とする同期インタフェースであって、上記の新
同期網に組み込まれたディジタル無線回線の受信端局の
回線切替装置は、上記同期インタフェースＮＮＩからの
ＳＴＭ−ｎのｎフレーム同期多重化データに対し、劣化
した現用回線ＴＰから予備回線ｓｐへの回線切替がビッ
ト単位で支障な（行われねばならぬが、その回線切替の
回路は成る可く簡易な構成である事が望まれている。
ム同期された多重化信号ＳＴＭ−ｎ（Ｓ）＋ｎｃｈｒｏ
ｎｏｕｓ ＴｒａｎｓｐｏｒｔＭｏｄｕｌｅ−Ｌｅｖｅ
ｌ ｎ）とする同期インタフェースであって、上記の新
同期網に組み込まれたディジタル無線回線の受信端局の
回線切替装置は、上記同期インタフェースＮＮＩからの
ＳＴＭ−ｎのｎフレーム同期多重化データに対し、劣化
した現用回線ＴＰから予備回線ｓｐへの回線切替がビッ
ト単位で支障な（行われねばならぬが、その回線切替の
回路は成る可く簡易な構成である事が望まれている。
上記の新同期網における従来の同期切替装置は第４図に
示す如く、統一インタフェースＮＮＩから無線伝送路を
経て入力した現用回線ＴＰと予備回線ｓｐの各受端信号
を、各現用と予備のフレーム同期回路ＦＳＹＮＣｙｒ、
ＦＳＹＮＣ３Ｆにて、現用回線のＳＴＭ−ｎ信号と
予備回線のＳＴＭ−ｎ信号の夫々のフレーム同期を基本
フレームＳＴＭ−１毎に取り、次に直／並変換器Ｓ／Ｐ
ｔｐ、 Ｓ／Ｐ Ｓｒで入力の直列信号を並列信号に
変換し、次に遅延器φ７７．φ８．でフェージング等に
より変動する現用回線と予備回線の間の遅延時間差を吸
収したのち、＠局装置の同期切替部に入力してビット同
期を取って切り替える。その同期切替部は、ｎフレーム
多重化信号ＳＴＭ−ｎのｎｘ１５５ Ｍｂ／ｓを、１フ
レーム１５５ Ｍｂ／ｓ、即ち、ＳＴＭ−１づつｎフレ
ーム分を蓄える専用ＬＳＩのバッファメモリＩＡと、同
期網内の基準クロックＤＣ５に同期したシステムクロッ
クＣＬＫを発生する電圧制御発振器ＶＣＸＯ等からなる
位相同期ループＰＬＬ ２Ａを備え、ｎフレームの多重
化信号ｎ ｘ １５５ Ｍｂ／ｓを伝送する現用回線Ｔ
ＰＯ受端信号の品質の劣化時に、送端から現用回線ＴＰ
と並列に伝送されて来た同様の予備回線ｓｐＯ受端信号
を前記バッファメモリ１＾へ書込み、システムクロック
ＣＬＫで読出して相互のビット単位の同期を取ったのち
、劣化した現用回線ＴＰの受端信号を、予備回線ＳＰの
受端信号へ基本フレームＳＴＭ−１レベルで切替えて所
要フレームの多重化信号ＳＴＭ−ｎｓｐを出力する構成
となっていた。
示す如く、統一インタフェースＮＮＩから無線伝送路を
経て入力した現用回線ＴＰと予備回線ｓｐの各受端信号
を、各現用と予備のフレーム同期回路ＦＳＹＮＣｙｒ、
ＦＳＹＮＣ３Ｆにて、現用回線のＳＴＭ−ｎ信号と
予備回線のＳＴＭ−ｎ信号の夫々のフレーム同期を基本
フレームＳＴＭ−１毎に取り、次に直／並変換器Ｓ／Ｐ
ｔｐ、 Ｓ／Ｐ Ｓｒで入力の直列信号を並列信号に
変換し、次に遅延器φ７７．φ８．でフェージング等に
より変動する現用回線と予備回線の間の遅延時間差を吸
収したのち、＠局装置の同期切替部に入力してビット同
期を取って切り替える。その同期切替部は、ｎフレーム
多重化信号ＳＴＭ−ｎのｎｘ１５５ Ｍｂ／ｓを、１フ
レーム１５５ Ｍｂ／ｓ、即ち、ＳＴＭ−１づつｎフレ
ーム分を蓄える専用ＬＳＩのバッファメモリＩＡと、同
期網内の基準クロックＤＣ５に同期したシステムクロッ
クＣＬＫを発生する電圧制御発振器ＶＣＸＯ等からなる
位相同期ループＰＬＬ ２Ａを備え、ｎフレームの多重
化信号ｎ ｘ １５５ Ｍｂ／ｓを伝送する現用回線Ｔ
ＰＯ受端信号の品質の劣化時に、送端から現用回線ＴＰ
と並列に伝送されて来た同様の予備回線ｓｐＯ受端信号
を前記バッファメモリ１＾へ書込み、システムクロック
ＣＬＫで読出して相互のビット単位の同期を取ったのち
、劣化した現用回線ＴＰの受端信号を、予備回線ＳＰの
受端信号へ基本フレームＳＴＭ−１レベルで切替えて所
要フレームの多重化信号ＳＴＭ−ｎｓｐを出力する構成
となっていた。
従来の同期切替装置は、上述の如く、現用回線ＴＰと予
備回線ＳＰＯ受端信号のフレーム同期を取ったのち相互
のビット同期を取るために、ｎフレームの全データを書
込み読出す大容量のバッファメモリＩＡを用いねばなら
ず、回線受端の端局装置の同期切替部のハード構成が大
規模となり、又バッファメモリＩＡの書込みと読出しの
為に、切替えられて送出される予備回線ｓｐの受端信号
の送出の遅延が大きくなるという問題があった。本発明
の課題は、統一インタフェースＮＮＩからのｎフレーム
同期多重化信号ＳＴＭ−ｎを伝送する同ａ網の無線端局
で、受信品質の劣化した現用回線から予備回線への同期
切替を行う切替回路のハード構成が、簡単で且つ切替え
られた予備回線の受端信号の送出の遅延が小さな回線切
替装置の提供にある。
備回線ＳＰＯ受端信号のフレーム同期を取ったのち相互
のビット同期を取るために、ｎフレームの全データを書
込み読出す大容量のバッファメモリＩＡを用いねばなら
ず、回線受端の端局装置の同期切替部のハード構成が大
規模となり、又バッファメモリＩＡの書込みと読出しの
為に、切替えられて送出される予備回線ｓｐの受端信号
の送出の遅延が大きくなるという問題があった。本発明
の課題は、統一インタフェースＮＮＩからのｎフレーム
同期多重化信号ＳＴＭ−ｎを伝送する同ａ網の無線端局
で、受信品質の劣化した現用回線から予備回線への同期
切替を行う切替回路のハード構成が、簡単で且つ切替え
られた予備回線の受端信号の送出の遅延が小さな回線切
替装置の提供にある。
〔課題を解決するための手段〕
この課題は、統一インタフェースＮＮＩからのｎフレー
ム同期多重化信号ｎ ｘ １５５ Ｍｂ／ｓのＳＴＭ−
ｎは、その基本の１フレ一ムＳＴＭ−１をバイト単位（
８ビツト）で単純に０倍する多重化構造であり、その基
本フレームＳＴＭ−１は、第３図のフォーマットの如く
、全体１５５．５２ Ｍｂのデータを９等分し。
ム同期多重化信号ｎ ｘ １５５ Ｍｂ／ｓのＳＴＭ−
ｎは、その基本の１フレ一ムＳＴＭ−１をバイト単位（
８ビツト）で単純に０倍する多重化構造であり、その基
本フレームＳＴＭ−１は、第３図のフォーマットの如く
、全体１５５．５２ Ｍｂのデータを９等分し。
並列に各２７０バイトを９行重ねた２次元構造を有し、
各行の２７０バイトは、全体のフレーム同期等に用いる
セクションオーバヘッドＳＯＨと、後続の実情報の先頭
位置の指示と周波数同期に用いる管理ポインタＰＴＲの
９バイトと、実情報の２６１バイトの直列構成から成る
。そして実情報２６１バイトは、その全体の枠の中に、
ＶＣ−３２と呼ばれる各８７バイトで５１．８４Ｍｂ
／ｓの箱（ＶＣ：Ｖｉｒｔｕａｌ Ｃｏｎｔａｉｎｅｒ
）の３箱が多重化されており、更にＶＣ−３２の中に、
ＶＣ−１１と呼ばれる各３バイトで１．７Ｍｂ／ｓの箱
の２８個が同じ３バイトのパスオーバヘッドＰＯＨ１個
と共に多重化されている事に着目し、本発明の基本構成
を示す第１図の原理図の如く、予備回線ｓｐと現用回線
ＴＰの各受端の所定のｎフレーム多重化信号ＳＴＭ−ｎ
を、相互の固定の遅延時間差を無くしフレーム同期を確
立する符号処理を行ったのち、基本フレームＳＴＭ−１
の実情報２６１バイトの中の各８７バイト（５１，８４
Ｍｂ／ｓ）の箱ＶＣ−３２の３箱の各先頭のオーバヘン
ドＳＯＨとポインタＰＴＲを処理して、予備回線と現用
回線の箱（ＶＣ−３２）の夫々の周波数同期を取る予備
と現用のＶＣレベル終端部１０．１１ と、該予備と現
用のＶＣレベル終端部が予備回線と現用回線の箱（ＶＣ
−３２）夫々の周波数同期を取った時の出力の予備と現
用のフレームパルスＦ Ｓｒ、 Ｆ ＴＰとデータ０３
Ｐ＋ Ｄ ＴＰとクロックＣＫ’ＳＰ、 ＣＫｒｐ
及び該予備と現用を取換えた入力を選択する切替器２０
と、該切替器が該予備と現用を取換えて選択したフレー
ムパルスとクロックにより前記オーバヘラＦＳＯＨのタ
イムスロットの中央でＨレベルとしレベルの切替タイミ
ングを発生するクロック乗換器３０からなる切替回路と
、該切替回路が選択したＶＣレベル終端部１０．１１の
出力データＤ ！Ｐ’、 Ｄ ＴＰに所要のポインタＰ
ＴＲを付加しスタッフ処理も行うボイン夕付加部４０を
具え、現用回線ＴＰＯ受端信号が劣化した時、該切替回
路が、予備側のＶＣレベル終端部１０によりＶＣレベル
の周波数同期を取って出力した予備側のフレームパルス
Ｆ ＳＦとデータＤ ＳＦとクロックＣＫＳＦを選択し
、ポインタ付加部４０が所要ポインタＰＴＲを付加しス
タッフ処理も行って所定フォーマットの基本フレームＳ
ＴＭ−１とし更に所要フレームの同期多重化信号ＳＴＭ
−ｎに積み上げて出力するよう構成した本発明によって
解決される。
各行の２７０バイトは、全体のフレーム同期等に用いる
セクションオーバヘッドＳＯＨと、後続の実情報の先頭
位置の指示と周波数同期に用いる管理ポインタＰＴＲの
９バイトと、実情報の２６１バイトの直列構成から成る
。そして実情報２６１バイトは、その全体の枠の中に、
ＶＣ−３２と呼ばれる各８７バイトで５１．８４Ｍｂ
／ｓの箱（ＶＣ：Ｖｉｒｔｕａｌ Ｃｏｎｔａｉｎｅｒ
）の３箱が多重化されており、更にＶＣ−３２の中に、
ＶＣ−１１と呼ばれる各３バイトで１．７Ｍｂ／ｓの箱
の２８個が同じ３バイトのパスオーバヘッドＰＯＨ１個
と共に多重化されている事に着目し、本発明の基本構成
を示す第１図の原理図の如く、予備回線ｓｐと現用回線
ＴＰの各受端の所定のｎフレーム多重化信号ＳＴＭ−ｎ
を、相互の固定の遅延時間差を無くしフレーム同期を確
立する符号処理を行ったのち、基本フレームＳＴＭ−１
の実情報２６１バイトの中の各８７バイト（５１，８４
Ｍｂ／ｓ）の箱ＶＣ−３２の３箱の各先頭のオーバヘン
ドＳＯＨとポインタＰＴＲを処理して、予備回線と現用
回線の箱（ＶＣ−３２）の夫々の周波数同期を取る予備
と現用のＶＣレベル終端部１０．１１ と、該予備と現
用のＶＣレベル終端部が予備回線と現用回線の箱（ＶＣ
−３２）夫々の周波数同期を取った時の出力の予備と現
用のフレームパルスＦ Ｓｒ、 Ｆ ＴＰとデータ０３
Ｐ＋ Ｄ ＴＰとクロックＣＫ’ＳＰ、 ＣＫｒｐ
及び該予備と現用を取換えた入力を選択する切替器２０
と、該切替器が該予備と現用を取換えて選択したフレー
ムパルスとクロックにより前記オーバヘラＦＳＯＨのタ
イムスロットの中央でＨレベルとしレベルの切替タイミ
ングを発生するクロック乗換器３０からなる切替回路と
、該切替回路が選択したＶＣレベル終端部１０．１１の
出力データＤ ！Ｐ’、 Ｄ ＴＰに所要のポインタＰ
ＴＲを付加しスタッフ処理も行うボイン夕付加部４０を
具え、現用回線ＴＰＯ受端信号が劣化した時、該切替回
路が、予備側のＶＣレベル終端部１０によりＶＣレベル
の周波数同期を取って出力した予備側のフレームパルス
Ｆ ＳＦとデータＤ ＳＦとクロックＣＫＳＦを選択し
、ポインタ付加部４０が所要ポインタＰＴＲを付加しス
タッフ処理も行って所定フォーマットの基本フレームＳ
ＴＭ−１とし更に所要フレームの同期多重化信号ＳＴＭ
−ｎに積み上げて出力するよう構成した本発明によって
解決される。
予備側のＶＣレベル終端部１０と現用側のＶＣレベル終
端部１１は、予備回線ｓｐと現用回線ＴＰＯ各受端の所
定のｎフレーム多重化信号ＳＴＭ−ｎの相互の固定の遅
延時間差を無くしフレーム同期を確立した後の信号を夫
々入力し、その基本フレームＳＴＭ−１の実情報２６１
バイトの中の各８７バイト（５１，８４Ｍｂ／ｓ）の箱
ＶＣ−３２の３箱の先頭のオーバヘッドＳＯＨとポイン
タＰＴＨの処理により、予備回線と現用回線の箱ＶＣ−
３２の夫々の周波数同期を取って、予備と現用のフレー
ムパルスＦ Ｓｒ、 Ｆ ＴＰと、データＤ３．。
端部１１は、予備回線ｓｐと現用回線ＴＰＯ各受端の所
定のｎフレーム多重化信号ＳＴＭ−ｎの相互の固定の遅
延時間差を無くしフレーム同期を確立した後の信号を夫
々入力し、その基本フレームＳＴＭ−１の実情報２６１
バイトの中の各８７バイト（５１，８４Ｍｂ／ｓ）の箱
ＶＣ−３２の３箱の先頭のオーバヘッドＳＯＨとポイン
タＰＴＨの処理により、予備回線と現用回線の箱ＶＣ−
３２の夫々の周波数同期を取って、予備と現用のフレー
ムパルスＦ Ｓｒ、 Ｆ ＴＰと、データＤ３．。
Ｄ ＴＰと、クロックＣＫｓｐ、 ＣＫＴＰを切替回路
の切替器２０へ入力する。
の切替器２０へ入力する。
切替回路の切替器２０は、ＶＣレベル終端部１０．１１
からの予備と現用のフレームパルス’ ＳＰ＋ ＦＴＰ
とデータＤ ＳＰ＋ Ｄ ＴＰとクロックＣＫＳＰ、Ｃ
Ｋｔｐ、及び該予備と現用を取換えたフレームパルスＦ
ＴＰ＋ Ｆ ３ＦとデータＤ ＴＰ＋ Ｄ ＳＦとク
ロックＣＫｔｒ、 ＣＫＳＰとを入力して、２人力から
１出力を選択する２種類の選択器２０１．２０□からな
る。
からの予備と現用のフレームパルス’ ＳＰ＋ ＦＴＰ
とデータＤ ＳＰ＋ Ｄ ＴＰとクロックＣＫＳＰ、Ｃ
Ｋｔｐ、及び該予備と現用を取換えたフレームパルスＦ
ＴＰ＋ Ｆ ３ＦとデータＤ ＴＰ＋ Ｄ ＳＦとク
ロックＣＫｔｒ、 ＣＫＳＰとを入力して、２人力から
１出力を選択する２種類の選択器２０１．２０□からな
る。
切替回路のクロック乗換器３０は、切替器２０の選択器
２０．が前記の予備と現用を取換えたフレームパルスＦ
ＴＰ、 Ｆ ＳＦと、データＤ ＴＰ、 Ｄ ＩＦと
、クロックＣＲＴＰ、 ＣＫＳＰを入力して選択した出
力により前記ＶＣレベル終端部１０．１１が予備回線と
現用回線の箱ＶＣ−３２の夫々の周波数同期を取った時
のオーバヘッドＳＯＨのタイムスロットの中央で、Ｈレ
ベルとＬレベルの切替タイミングを発生し、切替回路の
切替器２０の選択器２０．．２０！へ選択クロック信号
として供給する。そして切替回路の切替器２０の選択器
２０１は、クロック乗換器３０の出力の選択クロック信
号のＨレベルで、現用側のＶＣレベル終端部１１の出力
のフレームパルスＦ ＴＰとデータＤ ＴＰとクロック
ＣＫｒｐを選択し、Ｌレベルで予備側のＶＣＣレベル終
端部ｌ跡出力のフレームパルスｐ ｓｒとデータＤ Ｓ
ｒとクロックＣＫ３Ｆを選択する。
２０．が前記の予備と現用を取換えたフレームパルスＦ
ＴＰ、 Ｆ ＳＦと、データＤ ＴＰ、 Ｄ ＩＦと
、クロックＣＲＴＰ、 ＣＫＳＰを入力して選択した出
力により前記ＶＣレベル終端部１０．１１が予備回線と
現用回線の箱ＶＣ−３２の夫々の周波数同期を取った時
のオーバヘッドＳＯＨのタイムスロットの中央で、Ｈレ
ベルとＬレベルの切替タイミングを発生し、切替回路の
切替器２０の選択器２０．．２０！へ選択クロック信号
として供給する。そして切替回路の切替器２０の選択器
２０１は、クロック乗換器３０の出力の選択クロック信
号のＨレベルで、現用側のＶＣレベル終端部１１の出力
のフレームパルスＦ ＴＰとデータＤ ＴＰとクロック
ＣＫｒｐを選択し、Ｌレベルで予備側のＶＣＣレベル終
端部ｌ跡出力のフレームパルスｐ ｓｒとデータＤ Ｓ
ｒとクロックＣＫ３Ｆを選択する。
従って現用回線ＴＰＯ受端信号が劣化した時、切替回路
の切替器２０の選択器２０．が、前記予備側のＶＣＣレ
ベル終端部ｌ跡出力したフレームパルスＦ ＭＷとデー
タ［） ｓＰとクロックＣＫ３Ｆを、該クロック乗換器
３０の発生した出力クロックのレベルして該予備側のＶ
Ｃレベル終端部の出力のフレームパルスＦ ３Ｆとデー
タＤ ＩＦとクロックＣＫｓｐを選択してポインタ処理
部４０へ送出する。
の切替器２０の選択器２０．が、前記予備側のＶＣＣレ
ベル終端部ｌ跡出力したフレームパルスＦ ＭＷとデー
タ［） ｓＰとクロックＣＫ３Ｆを、該クロック乗換器
３０の発生した出力クロックのレベルして該予備側のＶ
Ｃレベル終端部の出力のフレームパルスＦ ３Ｆとデー
タＤ ＩＦとクロックＣＫｓｐを選択してポインタ処理
部４０へ送出する。
ポインタ付加部４０は、前記の切替器２０の選択器２０
、が選択した予備側のＶＣレベル終端部１０の出力のデ
ータ０１ＦをクロックＣＫｓｐで書き込み、同期網内の
基準クロックＤＣＳで読み出し、読み出したデータＤ
ＳＦに、該基準クロックＤＣ８で算出した所要のポイン
タ値を付加したデータＤ ！Ｆ’ とする、そして、必
要ならスタッフ処理も行い、また、切替器２０における
選択クロック信号のレベルＨとレベルＬの時間比、所謂
ｄｕｔｙ比の正規値５０％からの相異による変動を吸収
して所定フォーマットの基本フレームＳＴＭ−１とし、
更にバイト単位で１倍して、所要フレーム数ｎの同期多
重化信号ＳＴＭ−ｎ ＳＦに積み上げて出力する。
、が選択した予備側のＶＣレベル終端部１０の出力のデ
ータ０１ＦをクロックＣＫｓｐで書き込み、同期網内の
基準クロックＤＣＳで読み出し、読み出したデータＤ
ＳＦに、該基準クロックＤＣ８で算出した所要のポイン
タ値を付加したデータＤ ！Ｆ’ とする、そして、必
要ならスタッフ処理も行い、また、切替器２０における
選択クロック信号のレベルＨとレベルＬの時間比、所謂
ｄｕｔｙ比の正規値５０％からの相異による変動を吸収
して所定フォーマットの基本フレームＳＴＭ−１とし、
更にバイト単位で１倍して、所要フレーム数ｎの同期多
重化信号ＳＴＭ−ｎ ＳＦに積み上げて出力する。
従って本発明の同期網における無線伝送路の同期切替装
置は、受信品質の劣化した現用回線から予備回線への同
期切替を行う切替回路が、切替器２０とクロック乗換器
３０の簡単な構成となり、且つ其の切替が、ＶＣレベル
終端部１０．１１で３つの箱ＶＣ−３２の周波数同期が
確立し終端した時のオーバヘッドＳＯＨのタイムスロッ
トの中央で行われるので。
置は、受信品質の劣化した現用回線から予備回線への同
期切替を行う切替回路が、切替器２０とクロック乗換器
３０の簡単な構成となり、且つ其の切替が、ＶＣレベル
終端部１０．１１で３つの箱ＶＣ−３２の周波数同期が
確立し終端した時のオーバヘッドＳＯＨのタイムスロッ
トの中央で行われるので。
切替えられた予備回ｇｓｐの受端信号ＳＴＭ−ｎ ＳＦ
の送出の遅延が小さくなり問題は解決される。
の送出の遅延が小さくなり問題は解決される。
第２図は、本発明の実施例の新同期網における無線伝送
路の同期切替装置の構成を示すブロック図である。第２
図において、切替回路の切替器２０は、フレームパルス
Ｆ ！Ｐ、 Ｆ １Ｐ用の選択器５ＥＬ２１ ＋２ｈと
データ（１！Ｐ、 Ｄ ＴＰ用の選択器ＳＥＬ ２２＋
、２２ｇとクロックＣＫ３Ｐ、 ＣＫＴＰ用の選択器Ｓ
ＥＬ ２３＋、２３ｚから構成され、ＳＥＬ ２１＋
とＳＥＬ ２２＋ とＳＥＬ ２３＋ とが選択器２
０．を構成し、ＳＥＬ ２１□とＳＥＬ ２２ｚと５Ｅ
Ｌ２３□が選択器２（ｈを構成する。また、ポインタ処
理部４０は、ポインタ算出回路４１とエラスティックメ
モリ４２とＳＯＨ多重回路４３から構成される。その他
の記号と番号は、既に説明した第１図、第４図の同じ記
号と番号の回路である。
路の同期切替装置の構成を示すブロック図である。第２
図において、切替回路の切替器２０は、フレームパルス
Ｆ ！Ｐ、 Ｆ １Ｐ用の選択器５ＥＬ２１ ＋２ｈと
データ（１！Ｐ、 Ｄ ＴＰ用の選択器ＳＥＬ ２２＋
、２２ｇとクロックＣＫ３Ｐ、 ＣＫＴＰ用の選択器Ｓ
ＥＬ ２３＋、２３ｚから構成され、ＳＥＬ ２１＋
とＳＥＬ ２２＋ とＳＥＬ ２３＋ とが選択器２
０．を構成し、ＳＥＬ ２１□とＳＥＬ ２２ｚと５Ｅ
Ｌ２３□が選択器２（ｈを構成する。また、ポインタ処
理部４０は、ポインタ算出回路４１とエラスティックメ
モリ４２とＳＯＨ多重回路４３から構成される。その他
の記号と番号は、既に説明した第１図、第４図の同じ記
号と番号の回路である。
切替回路のクロック乗換器３０は、切替器２０の選択器
２０□のＳＥＬ ２１□が前記の予備と現用のＶＣレベ
ル終端部１０．１１の出力を取換えて入力した２人力の
フレームパルストアＦ＋ Ｆ ＳＦとデータＤ７Ｐ＋
０３ＦとクロックＣＫＴＰ、 ＣＫ３Ｆを選択した出力
により、前記ＶＣレベル終端部１０．１１が予備回線と
現用回線の箱ＶＣ−３２の夫々の周波数同期を取った時
のオーバヘッドＳＯＢのタイムスロットの中央で、Ｈレ
ベルとＬレベルの切替タイミングを発生し、切替回路の
切替器２０の選択器２０１．２０□の全てＳＥＬ、２１
＋〜２３８に１選択クロック信号として供給する。そし
て。
２０□のＳＥＬ ２１□が前記の予備と現用のＶＣレベ
ル終端部１０．１１の出力を取換えて入力した２人力の
フレームパルストアＦ＋ Ｆ ＳＦとデータＤ７Ｐ＋
０３ＦとクロックＣＫＴＰ、 ＣＫ３Ｆを選択した出力
により、前記ＶＣレベル終端部１０．１１が予備回線と
現用回線の箱ＶＣ−３２の夫々の周波数同期を取った時
のオーバヘッドＳＯＢのタイムスロットの中央で、Ｈレ
ベルとＬレベルの切替タイミングを発生し、切替回路の
切替器２０の選択器２０１．２０□の全てＳＥＬ、２１
＋〜２３８に１選択クロック信号として供給する。そし
て。
切替器２０の全て５ＥＬ２１ Ｉ〜２３□は、クロック
乗換器３０の出力の選択クロック信号のＨレベルで、２
入力端の入力端Ｂを選択し、Ｌレベルで、入力端へを選
択して出力する。
乗換器３０の出力の選択クロック信号のＨレベルで、２
入力端の入力端Ｂを選択し、Ｌレベルで、入力端へを選
択して出力する。
従って現用回線ＴＰＯ受端信号が劣化した時、切替回路
の切替器２０の選択器ＳＥＬ ２２．、 ＳＥＬ ２３
．が、クロック乗換器３０の発生した選択クロック信号
のレベルしで、予備側のＶＣレベル終端部１０の出力の
データ０３ＦとクロックＣＫ、、を選択してポインタ処
理部４０のエラスティックメモリ４２へ入力し、５ＥＬ
２１、がフレームパルスｐ ｓｐを選択してＳＯＨ多重
回路４３へ入力する。
の切替器２０の選択器ＳＥＬ ２２．、 ＳＥＬ ２３
．が、クロック乗換器３０の発生した選択クロック信号
のレベルしで、予備側のＶＣレベル終端部１０の出力の
データ０３ＦとクロックＣＫ、、を選択してポインタ処
理部４０のエラスティックメモリ４２へ入力し、５ＥＬ
２１、がフレームパルスｐ ｓｐを選択してＳＯＨ多重
回路４３へ入力する。
ポインタ付加部４０のエラスティックメモリ４２は、切
替器２０の選択器ＳＥＬ ２２＋が選択した予備側のＶ
Ｃレベル終端部１０の出力したデータＤ Ｓｐを、選択
器ＳＥＬ ２３＋が選択したクロックＣＫ３Ｆで書き込
み、同期網内の基準クロックＤＣ３により、ポインタ算
出回路４１で算出したポインタ値から読み出し、ポイン
タ値の付加されたデータＤ８．′を、ＳＯＨ多重回路４
３へ入力する。
替器２０の選択器ＳＥＬ ２２＋が選択した予備側のＶ
Ｃレベル終端部１０の出力したデータＤ Ｓｐを、選択
器ＳＥＬ ２３＋が選択したクロックＣＫ３Ｆで書き込
み、同期網内の基準クロックＤＣ３により、ポインタ算
出回路４１で算出したポインタ値から読み出し、ポイン
タ値の付加されたデータＤ８．′を、ＳＯＨ多重回路４
３へ入力する。
ＳＯＨ多重回路４３は、エラスティックメモリ４２から
読出したポインタ値の付加されたデータＤ、Ｐに前記選
択器ＳＥＬ ２Ｌが選択したフレームパルスＦ８．を加
え多重化する。そして、必要ならスタッフ処理も行い、
また前記切替器２０のＳＥＬ ２３＋における選択クロ
ック信号のレベルＨとレベルＬ （７）時間比のｄｕｔ
ｙ比の標準５０％値からの変動を吸収して所定フォーマ
ットの基本フレームＳＴＭ−１とし、更にバイト単位で
０倍して所要フレーム数ｎの同期多重化信号ＳＴＭ−ｎ
ｓｒに積み上げて出力する。
読出したポインタ値の付加されたデータＤ、Ｐに前記選
択器ＳＥＬ ２Ｌが選択したフレームパルスＦ８．を加
え多重化する。そして、必要ならスタッフ処理も行い、
また前記切替器２０のＳＥＬ ２３＋における選択クロ
ック信号のレベルＨとレベルＬ （７）時間比のｄｕｔ
ｙ比の標準５０％値からの変動を吸収して所定フォーマ
ットの基本フレームＳＴＭ−１とし、更にバイト単位で
０倍して所要フレーム数ｎの同期多重化信号ＳＴＭ−ｎ
ｓｒに積み上げて出力する。
従って第２図の本発明の実施例の同期網における無線伝
送路の同期切替装置は、受信品質の劣化した現用回線Ｔ
Ｐから予備回線ｓｐへの同期切替を行う切替回路が、簡
単な構成の切替器２０とクロック乗換器３０で構成され
、且つ其の切替が、■Ｃレベル終端部１０．１１で３つ
の箱ＶＣ−３２の周波数同期が確立し終端した時のオー
バヘッドＳＯＨのタイムスロットの中央で行われるので
、切替えられた予ａｍ回線ｓｐの受端信号ＳＴＭ−ｎ
３．の送出の遅延が小さくなって問題は無い。
送路の同期切替装置は、受信品質の劣化した現用回線Ｔ
Ｐから予備回線ｓｐへの同期切替を行う切替回路が、簡
単な構成の切替器２０とクロック乗換器３０で構成され
、且つ其の切替が、■Ｃレベル終端部１０．１１で３つ
の箱ＶＣ−３２の周波数同期が確立し終端した時のオー
バヘッドＳＯＨのタイムスロットの中央で行われるので
、切替えられた予ａｍ回線ｓｐの受端信号ＳＴＭ−ｎ
３．の送出の遅延が小さくなって問題は無い。
以上説明した如く、本発明によれば、簡単な構成の切替
回路で、世界統一のインタフェースＮＮＩでフレーム同
期された多重化信号の劣化した現用回線から予備回線へ
の同期切替を可能とするので、今後の同期切替を必要と
する無線回線の回線切替装置のコストを低減し特性を向
上する効果が得られる。
回路で、世界統一のインタフェースＮＮＩでフレーム同
期された多重化信号の劣化した現用回線から予備回線へ
の同期切替を可能とするので、今後の同期切替を必要と
する無線回線の回線切替装置のコストを低減し特性を向
上する効果が得られる。
第１図は本発明の同期網における無線端局の同期切替装
置の基本構成を示す原理図、 第２図は本発明の実施例の同期網における無線端局の同
期切替装置の構成を示すブロック図、第３図は本発明の
詳細な説明するためのＮＮＩ信号の基本フレームＳＴＭ
−１のフォーマット、第４図は同期網における従来の同
期切替装置のブロック図である。 図において、１０．１１はＶＣレベル終端部、２０は切
替器、２１．〜２３□は選択器ＳＥＬ 、３０はクロッ
ク乗換器、４０はポインタ付加部である。
置の基本構成を示す原理図、 第２図は本発明の実施例の同期網における無線端局の同
期切替装置の構成を示すブロック図、第３図は本発明の
詳細な説明するためのＮＮＩ信号の基本フレームＳＴＭ
−１のフォーマット、第４図は同期網における従来の同
期切替装置のブロック図である。 図において、１０．１１はＶＣレベル終端部、２０は切
替器、２１．〜２３□は選択器ＳＥＬ 、３０はクロッ
ク乗換器、４０はポインタ付加部である。
Claims (1)
- 【特許請求の範囲】 統一インタフェース（ＮＮＩ）でフレーム同期された所
定フォーマットの所要フレーム数（ｎ）の同期多重化信
号（ＳＴＭ−ｎ）を、伝送路を経て入力し並列に伝送す
る予備回線（ＳＰ）と現用回線（ＴＰ）の各受端信号の
、各行が先頭のオーバヘッドＳＯＨとポインタＰＴＲ（
７）ａバイト（９バイト）と其れに続く実情報ｂバイト
（２６１バイト）の直列（ａ＋ｂ）バイト（２７０バイ
ト）で並列ａ行（９行）の所定速度（１５５．５２Ｍｂ
／ｓ）を持つ基本フレーム（ＳＴＭ−１）のフレーム同
期を取り更にビット同期を取って互に切替える同期網に
おける同期切替装置において、 該基本フレーム（ＳＴＭ−１）の実情報ｂバイトの中の
各１／ｃバイト（８７バイト、５１．８４Ｍｂ／ｓ）の
箱（ＶＣ−３２）のｃ個分の先頭のオーバヘッドＳＯＨ
とポインタＰＴＲを処理し予備回線と現用回線の箱（Ｖ
Ｃ−３２）の夫々の周波数同期を取り出力する予備と現
用のＶＣレベル終端部（１０、１１）と、該予備と現用
のＶＣレベル終端部が予備回線と現用回線の箱（ＶＣ−
３２）の夫々の周波数同期時の出力の予備と現用のフレ
ームパルス（Ｆ＿Ｓ＿Ｐ、Ｆ＿Ｔ＿Ｐ）とデータ（Ｄ＿
Ｓ＿Ｐ、Ｄ＿Ｔ＿Ｐ）とクロック（ＣＫ＿Ｓ＿Ｐ、ＣＫ
＿Ｔ＿Ｐ）及び該予備と現用を取換えた入力を選択する
切替器（２０）と、該切替器の出力の該予備と現用を取
換えた入力を選択したフレームパルスとクロックにより
前記オーバヘッドＳＯＨのタイムスロットの中央でＨレ
ベルとＬレベルの切替タイミングを発生するクロック乗
換器（３０）からなる切替回路と、該切替回路が選択し
たＶＣレベル終端部（１０、１１）の出力のデータ（Ｄ
＿Ｓ＿Ｐ、Ｄ＿Ｔ＿Ｐ）に所要のポインタＰＴＲを付加
しスタッフ処理も行うポインタ付加部（４０）を具え、 現用回線の受端信号が劣化した時、該切替回路が、予備
側のＶＣレベル終端部（１０）によりＶＣレベルの周波
数同期を取って出力した予備側のフレームパルス（Ｆ＿
Ｓ＿Ｐ）とデータ（Ｄ＿Ｓ＿Ｐ）とクロック（ＣＫ＿Ｓ
＿Ｐ）を選択し、ポインタ付加部（４０）が所要のポイ
ンタＰＴＲを付加しスタッフ処理も行って所定フォーマ
ットの基本フレーム（ＳＴＭ−１）とし更に所要フレー
ムの同期多重化信号（ＳＴＭ−ｎ＿Ｓ＿Ｐ）に積み上げ
て出力することを特徴とした同期網における無線端局の
同期切替装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14791690A JPH0440120A (ja) | 1990-06-06 | 1990-06-06 | 同期網における無線端局の同期切替装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14791690A JPH0440120A (ja) | 1990-06-06 | 1990-06-06 | 同期網における無線端局の同期切替装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0440120A true JPH0440120A (ja) | 1992-02-10 |
Family
ID=15440998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14791690A Pending JPH0440120A (ja) | 1990-06-06 | 1990-06-06 | 同期網における無線端局の同期切替装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0440120A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8006614B2 (en) | 2008-08-12 | 2011-08-30 | Taihei Machinery Works | Horizontal hotpress system |
-
1990
- 1990-06-06 JP JP14791690A patent/JPH0440120A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8006614B2 (en) | 2008-08-12 | 2011-08-30 | Taihei Machinery Works | Horizontal hotpress system |
| TWI449611B (zh) * | 2008-08-12 | 2014-08-21 | Taihei Seisakusho Kk | Horizontal multi - stage stamping device |
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