JPH0440345U - - Google Patents
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- Publication number
- JPH0440345U JPH0440345U JP8221890U JP8221890U JPH0440345U JP H0440345 U JPH0440345 U JP H0440345U JP 8221890 U JP8221890 U JP 8221890U JP 8221890 U JP8221890 U JP 8221890U JP H0440345 U JPH0440345 U JP H0440345U
- Authority
- JP
- Japan
- Prior art keywords
- ram
- refresh
- control circuit
- refreshes
- refresh control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000013256 coordination polymer Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Dram (AREA)
Description
第１図は実施例のシステム構成図、第２図は実
施例のリフレツシユ制御動作を示すタイムチヤー
ト、第３図は従来技術の問題点を説明するための
図である。 １……ＣＰＵ、３……ダイナミツクＲＡＭ、５
……アクセス回路、６……第１のリフレツシユ制
御回路、７……第２のリフレツシユ制御回路。
施例のリフレツシユ制御動作を示すタイムチヤー
ト、第３図は従来技術の問題点を説明するための
図である。 １……ＣＰＵ、３……ダイナミツクＲＡＭ、５
……アクセス回路、６……第１のリフレツシユ制
御回路、７……第２のリフレツシユ制御回路。
Claims (1)
- 【実用新案登録請求の範囲】 ＲＡＭに対するアクセスサイクル以外のＣＰＵ
サイクル時に、ＲＡＭをリフレツシユする第１の
リフレツシユ制御回路と、 この第１のリフレツシユ制御回路によるリフレ
ツシユの状況を監視し、ＲＡＭに対してリフレツ
シユが所定時間以上実行されていないとき、ＣＰ
Ｕをホールド状態にしてＲＡＭをリフレツシユす
る第２のリフレツシユ制御回路と、 を備えたことを特徴とするＲＡＭリフレツシユ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8221890U JPH0440345U (ja) | 1990-08-03 | 1990-08-03 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8221890U JPH0440345U (ja) | 1990-08-03 | 1990-08-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0440345U true JPH0440345U (ja) | 1992-04-06 |
Family
ID=31628834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8221890U Pending JPH0440345U (ja) | 1990-08-03 | 1990-08-03 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0440345U (ja) |
-
1990
- 1990-08-03 JP JP8221890U patent/JPH0440345U/ja active Pending